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公开(公告)号：CN109417098B
公开(公告)日：2022-03-01
申请号：CN201780042409.1
申请日：2017-06-22
Applicant: 三菱电机株式会社
IPC: H01L29/78 , H01L21/336 , H01L29/12
Abstract: 本发明涉及半导体装置，具备：第1半导体层，配设于半导体基板的第1主面之上；第1半导体区域，在半导体层的上层部选择性地设置有多个；第2半导体区域，选择性地设置于第1半导体区域的上层部；第2半导体层，配置于第1半导体层的与第1半导体区域之间对应的JFET区域之上，覆盖JFET区域中的至少一部分；第3半导体层，设置于所述第2半导体层之上；栅极绝缘膜，覆盖第1半导体区域之上、第3半导体层之上；栅极电极，设置于栅极绝缘膜之上；层间绝缘膜，覆盖栅极电极、栅极绝缘膜；接触孔，贯通栅极绝缘膜以及层间绝缘膜，至少第2半导体区域在该接触孔的底部露出；第1主电极，设置于层间绝缘膜之上，经由接触孔而与第2半导体区域电连接；及第2主电极，配设于半导体基板的第2主面之上。
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公开(公告)号：CN1655361A
公开(公告)日：2005-08-17
申请号：CN200510052500.0
申请日：2001-12-14
Applicant: 三菱电机株式会社
IPC: H01L27/12
CPC classification number: H01L29/78615 , H01L21/76264 , H01L21/84 , H01L27/11 , H01L27/1112 , H01L27/1203 , H01L29/66772 , H01L29/78654 , Y10S257/904
Abstract: 本发明的目的是得到能以良好的稳定性固定由部分隔离区进行了元件隔离的元件形成区中的体区的电位的SO1(绝缘体上的硅)结构的半导体装置。解决方法是在由部分氧化膜(31)进行了元件隔离的元件形成区中形成由源区(51)、漏区(61)和H栅电极(71)构成的MOS晶体管。在H栅电极(71)中，利用左右(图中上下)的“I”，导电性地隔离在源区(51)和漏区(61)上在栅宽W方向上邻接地形成的体区(13)与漏区(61)和源区(51)，中央的“－”起到原来的MOS晶体管的栅电极的功能。
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公开(公告)号：CN1309423A
公开(公告)日：2001-08-22
申请号：CN00131437.8
申请日：2000-10-18
Applicant: 三菱电机株式会社
CPC classification number: H01L21/84 , H01L21/76264 , H01L21/76281 , H01L21/76283 , H01L27/1203
Abstract: 本发明提供一种包含不加厚栅氧化膜而防止了栅氧化膜的绝缘破坏的的MOS晶体管的半导体装置及其制造方法。合并隔离氧化膜BT1的栅电极GT13一侧的部分贯通SOI层3到达埋入氧化膜2,而栅电极GT12一侧的部分成为在其下部具有阱区的剖面形状。而且,合并隔离氧化膜BT1的端部边缘部的形状成为LOCOS隔离氧化膜中的鸟翅状。其结果,栅氧化膜G012和G013的端部边缘部的部分的厚度在局部变厚。
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公开(公告)号：CN1213843A
公开(公告)日：1999-04-14
申请号：CN98115981.8
申请日：1998-07-15
Applicant: 三菱电机株式会社
IPC: H01L21/02
CPC classification number: H01L27/1203 , H01L21/84
Abstract: 本发明提供防止了来自衬底边缘部的尘粒的半导体衬底的处理方法和半导体衬底。对SOI衬底10的边缘部和下主面进行氧化形成氧化膜13。在该氧化工序中将在SOI衬底10的边缘部和下主面上露出的氧化膜11作为下敷氧化膜来使用,与LOCOS(硅的局部氧化)氧化同样地进行。因而,在SOI衬底10的边缘部和下主面上氧化膜13的厚度比氧化膜11厚。
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公开(公告)号：CN1182962A
公开(公告)日：1998-05-27
申请号：CN97109797.6
申请日：1997-05-07
Applicant: 三菱电机株式会社
IPC: H01L29/786 , H01L21/336 , H01L27/11
CPC classification number: H01L29/78609 , H01L27/124 , H01L29/41733 , H01L29/458 , H01L29/66757 , H01L29/78618 , H01L29/78624 , H01L29/78639
Abstract: 提供一种能防止在具有连接导电类型不同的多晶硅层结构的薄膜晶体管中由于杂质扩散引起的不良后果的薄膜晶体管及其制造方法。用多晶硅在第2氧化膜4的表面上整体地形成漏极6、沟道7、源极8。漏极6通过到达衬垫层3(第2多晶半导体层)的上表面而形成的接触孔5连接在衬垫层3上。而且在位于接触孔5(开口部)的底部的衬垫层3上形成硼注入区BR。
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公开(公告)号：CN109478569B
公开(公告)日：2022-02-22
申请号：CN201780043817.9
申请日：2017-05-23
Applicant: 三菱电机株式会社
IPC: H01L29/78 , H01L21/20 , H01L21/265 , H01L21/336 , H01L29/12 , H01L29/872
Abstract: 本申请说明书公开的技术涉及不使工艺吞吐量或者成品率恶化，而能够抑制碳化硅半导体装置的截止状态下的绝缘破坏的技术。本申请说明书公开的技术所涉及的碳化硅半导体装置具备：第1导电类型的漂移层(2)；贯通位错(TD)，贯通漂移层(2)而形成；以及第2导电类型的电场缓和区域(12)，设置于漂移层(2)的表层中的与贯通位错(TD)对应的位置。在此，电场缓和区域(12)是外延层。
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公开(公告)号：CN108604600B
公开(公告)日：2021-07-16
申请号：CN201680080810.X
申请日：2016-11-28
Applicant: 三菱电机株式会社
IPC: H01L29/78 , H01L21/28 , H01L21/336 , H01L29/12
Abstract: 本申请涉及碳化硅半导体装置及其制造方法。碳化硅半导体装置具备：在SiC层30内设置的n型的漂移层2、p型的多个阱区域3、作为被阱区域3夹持的漂移层2的部分的JFET区域JR、至少覆盖JFET区域JR的栅极绝缘膜6及栅极7。栅极绝缘膜6及栅极7包含：含有与构成栅极绝缘膜6及栅极7的元素不同的元素的含有不同元素的区域10。
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公开(公告)号：CN109478569A
公开(公告)日：2019-03-15
申请号：CN201780043817.9
申请日：2017-05-23
Applicant: 三菱电机株式会社
IPC: H01L29/78 , H01L21/20 , H01L21/265 , H01L21/336 , H01L29/12 , H01L29/872
Abstract: 本申请说明书公开的技术涉及不使工艺吞吐量或者成品率恶化，而能够抑制碳化硅半导体装置的截止状态下的绝缘破坏的技术。本申请说明书公开的技术所涉及的碳化硅半导体装置具备：第1导电类型的漂移层(2)；贯通位错(TD)，贯通漂移层(2)而形成；以及第2导电类型的电场缓和区域(12)，设置于漂移层(2)的表层中的与贯通位错(TD)对应的位置。在此，电场缓和区域(12)是外延层。
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公开(公告)号：CN108604600A
公开(公告)日：2018-09-28
申请号：CN201680080810.X
申请日：2016-11-28
Applicant: 三菱电机株式会社
IPC: H01L29/78 , H01L21/28 , H01L21/336 , H01L29/12
Abstract: 本申请涉及碳化硅半导体装置及其制造方法。碳化硅半导体装置具备：在SiC层30内设置的n型的漂移层2、p型的多个阱区域3、作为被阱区域3夹持的漂移层2的部分的JFET区域JR、至少覆盖JFET区域JR的栅极绝缘膜6及栅极7。栅极绝缘膜6及栅极7包含：含有与构成栅极绝缘膜6及栅极7的元素不同的元素的含有不同元素的区域10。
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公开(公告)号：CN1297011C
公开(公告)日：2007-01-24
申请号：CN03104319.4
申请日：2003-01-30
Applicant: 三菱电机株式会社
CPC classification number: H01L21/76283 , H01L21/84 , H01L27/1203
Abstract: 提供一种其基片主面上形成的绝缘膜的可靠性得到改善的半导体装置及其制造方法。其要点如下：在由元件隔离绝缘膜(5a)的底面和BOX层(2)的上面夹着的那部分硅层(3)内，用离子注入法以杂质浓度P1注入元件隔离用的P型杂质。并且，通过该离子注入，在栅氧化膜(7a)的下方与BOX层(2)的界面附近的硅层(3)内，以杂质浓度P2注入P型杂质。另一方面，在电容器介质膜(7b)的下方与BOX层(2)的界面附近的硅层(3)的杂质浓度为硅层(3)最初的杂质浓度P0。
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