一种沟槽栅IGBT及其制作方法

    公开(公告)号:CN105390537B

    公开(公告)日:2018-12-21

    申请号:CN201510765896.7

    申请日:2015-11-10

    Abstract: 本发明公开了一种沟槽栅IGBT及其制作方法,元胞包括位于源极区背离基区一侧、且沿第二方向设置的第一发射极金属电极、至少一个辅助凹槽和第二发射极金属电极,第一发射极金属电极和第二发射极金属电极均延伸至基区,辅助凹槽与源极区接触,且辅助凹槽延伸至漂移区,辅助凹槽内设置有辅助栅层,辅助凹槽的内壁和辅助栅层之间设置有第二栅氧化层,其中,第一方向与第二方向相交。由上述内容可知,本发明提供的技术方案,通过在第一常规沟槽和第二常规沟槽之间形成至少一个辅助凹槽,以增加沟槽栅IGBT的沟槽密度,增强电导调制效应,进而降低沟槽栅IGBT的通态压降,提高其性能。

    一种IGBT器件及其形成方法

    公开(公告)号:CN105428407B

    公开(公告)日:2018-07-13

    申请号:CN201510786049.9

    申请日:2015-11-16

    Abstract: 本申请提供了一种IGBT器件,包括:半导体结构,所述半导体结构包括漂移区,阱区、发射区,所述发射区顶面高出所述半导体结构的上表面,且底面与所述半导体结构的上表面的距离为0~1μm;位于所述阱区两侧的发射区之间且与所述发射区电连接的发射极,位于所述发射极两侧的栅区,所述栅区具有台阶部分和水平部分,所述台阶部分和所述水平部分为一体结构,所述栅区的水平部分覆盖所述发射区背向所述发射极一侧的阱区和漂移区,所述台阶部分覆盖至少部分所述发射区的顶面。该结构避免了栅区端部“鸟嘴”结构对器件阈值电压的影响,同时,缩短了关断电流在阱区的路径,减少了损耗,且最大程度的避免了闩锁效应。

    沟槽栅IGBT制作方法及沟槽栅IGBT

    公开(公告)号:CN106910767A

    公开(公告)日:2017-06-30

    申请号:CN201510980302.4

    申请日:2015-12-23

    CPC classification number: H01L29/06 H01L29/66325 H01L29/7393

    Abstract: 本发明提供一种沟槽栅IGBT制作方法及沟槽栅IGBT,其中,方法包括在衬底上形成掺杂区;在衬底和掺杂区形成沟槽;在掺杂区表面和沟槽内表面生长氧化层;在氧化层表面淀积二氧化硅层或低K介质层,其中,沟槽底部的二氧化硅层或低K介质层位于衬底范围内;将沟槽侧壁及掺杂区表面氧化层上的二氧化硅层或者低K介质层刻蚀掉,保留沟槽底部的二氧化硅层或者低K介质层,以使沟槽底部的第一覆盖层比沟槽侧壁的第二覆盖层厚;在沟槽中填充多晶硅,形成栅电极。由于沟槽底部的第一覆盖层比沟槽侧壁的第二覆盖层厚,因此可以减小沟槽栅IGBT的栅集寄生电容,提高沟槽栅IGBT的工作安全性。

    一种半导体器件金属薄膜结构及其制作方法

    公开(公告)号:CN106898582A

    公开(公告)日:2017-06-27

    申请号:CN201510961041.1

    申请日:2015-12-18

    CPC classification number: H01L23/12

    Abstract: 本发明公开了一种半导体器件金属薄膜结构及其制作方法,包括:形成于芯片的衬底上的导电缓冲层,用于芯片的导电和封装引线键合的缓冲;形成于导电缓冲层上的支撑缓冲层,对整个金属薄膜结构进行支撑和缓冲、保护;形成于支撑缓冲层上的防腐蚀抗老化层,对金属薄膜结构进行防腐蚀和抗老化保护;形成于防腐蚀抗老化层上的增强层,用于增加防腐蚀抗老化层的硬度和强度,同时改善金属薄膜结构的接触特性。其中,导电缓冲层和支撑缓冲层的位置可以互换。本发明能够解决现有半导体器件表面金属层结构使用寿命低、可靠性差的技术问题,同时本发明金属薄膜结构简单且应力较小,与铝工艺具有较强的兼容性,制造工艺简单,可使用铜引线进行封装,成本较低。

    沟槽栅IGBT及沟槽栅IGBT制作方法

    公开(公告)号:CN106898549A

    公开(公告)日:2017-06-27

    申请号:CN201510960998.4

    申请日:2015-12-21

    Abstract: 本发明提供一种沟槽栅IGBT及沟槽栅IGBT制作方法,其中,沟槽栅IGBT包括:衬底及位于衬底中的沟槽,沟槽上端露出衬底上表面,沟槽露出衬底上表面的部分被覆盖在衬底上表面的第一覆盖层覆盖,在相邻两个沟槽之间的衬底上设置有发射极区,发射极区及第一覆盖层均被第二覆盖层覆盖,沟槽未露出衬底的部分填满填充物,其中,第一覆盖层用于将第二覆盖层与填充物隔离。本发明可在不减小发射极金属与发射极区接触面积的前提下,通过减小沟槽间距以改善沟槽栅IGBT导通特性。

    一种绝缘栅双极晶体管及其制备方法

    公开(公告)号:CN105225948A

    公开(公告)日:2016-01-06

    申请号:CN201510760569.2

    申请日:2015-11-10

    Abstract: 本申请公开了一种绝缘栅双极晶体管及其制备方法,其中,所述绝缘栅双极晶体管包括:第一掺杂类型的半导体衬底;位于所述半导体衬底正面内部的第二掺杂类型的阱区;位于所述阱区朝向所述半导体衬底背面一侧,且载流子浓度大于所述半导体衬底的载流子存储层;位于所述阱区中心的沟槽;位于所述沟槽两侧,且位于所述阱区内部的第一掺杂类型的发射区;位于所述沟槽两侧,且位于所述半导体衬底表面的栅极;覆盖所述栅极和沟槽表面的发射极;位于所述半导体衬底背面内部的第二掺杂类型的集区;位于所述集区背离所述半导体衬底一侧的集电极。所述绝缘栅双极晶体管具有低导通压降,并且其生产成本较低。

    一种功率器件的失效测试电路和失效测试方法

    公开(公告)号:CN104764988A

    公开(公告)日:2015-07-08

    申请号:CN201510148246.8

    申请日:2015-03-31

    Abstract: 本发明公开了一种功率器件的失效测试电路和失效测试方法,该失效测试电路包括:第一开关,其与被测器件串联,并与被测器件共同构成第一导电支路;第二开关,其与第一导电支路并联;控制器,其与第一开关和第二开关连接,用于根据检测到的被测器件的状态信号闭合第一开关并断开第二开关,或断开第一开关并闭合第二开关。当被测功率器件失效时,该测试电路和方法能够及时地开启旁路以对电流进行疏导,从而避免被测器件在失效之后进一步遭受大电流的冲击。

    一种IGBT深沟槽光刻工艺

    公开(公告)号:CN104505339A

    公开(公告)日:2015-04-08

    申请号:CN201410848051.X

    申请日:2014-12-31

    Abstract: 本发明涉及一种IGBT深沟槽光刻工艺,属于微电子领域。本发明为解决深沟槽底部图形刻蚀不充分等问题,提供一种IGBT深沟槽光刻工艺,依次包括以下步骤:(1)在衬底表面和深沟槽内涂上有机材料,有机材料不溶于显影液,且能被刻蚀;(2)除去衬底表面的有机材料,使剩余的有机材料填充在深沟槽内;(3)在衬底表面和有机材料表面涂上光刻胶;(4)使光刻胶曝光;(5)用显影液除去位于深沟槽上方的光刻胶;(6)对深沟槽内的有机材料及深沟槽底部的晶圆进行刻蚀;(7)除去衬底表面的光刻胶,完成IGBT深沟槽的光刻。本发明的有益效果是,通过在IGBT深沟槽内预填充一种有机材料可以实现深沟槽底部充分、规则的刻蚀。

    一种栅极电极及其制备方法

    公开(公告)号:CN103367164A

    公开(公告)日:2013-10-23

    申请号:CN201310259631.0

    申请日:2013-06-26

    Abstract: 本发明提供了一种栅极电极及其制备方法,该栅极电极包括形成在多晶硅层的第一区域上方的金属硅化物层,该金属硅化物层至少包括两个子区域。该金属硅化物层在功能上作为栅极电极的栅极电阻,该金属硅化物层的每个子区域相当于栅极电阻的一个分电阻,本发明将至少两个子区域并联起来从而实现了在主栅极区和栅极条之间形成由多个分电阻并联形成栅极电阻的目的。该栅极电极能够克服单个电阻串联在栅焊盘区和栅汇流条所带来的缺点:栅极电阻损坏,整个芯片就可能损坏的风险。同时,该栅极电极能够改善芯片间的均流特性和开关控制特性。

Patent Agency Ranking