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公开(公告)号：CN111739800B
公开(公告)日：2021-08-10
申请号：CN202010573844.0
申请日：2020-06-22
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/335 , H01L29/778 , H01L29/423 , H01L27/12
Abstract: 本发明涉及一种SOI基凹栅增强型GaN功率开关器件的制备方法，包括：第一次钝化；源漏区欧姆接触；离子注入；刻蚀凹栅区域；生长栅介质层和栅金属；第二次钝化；打开源漏窗口；第一次深槽刻蚀；第二次深槽刻蚀。该方法制备的凹栅结构带来的工艺相对简单、栅漏电流小的优势和SOI材料带来的器件单片隔离优势为实现GaN单片集成半桥电路奠定了坚实的基础，为GaN功率器件的发展提供了新方向。
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公开(公告)号：CN107393814B
公开(公告)日：2020-03-24
申请号：CN201710678411.X
申请日：2017-08-10
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/027 , H01L21/266 , H01L29/06 , H01L21/336 , H01L29/78
Abstract: 本发明提供一种MOS功率器件及其制备方法，方法包括：提供一第一掺杂类型重掺杂的衬底，并于第一表面上形成第一掺杂类型轻掺杂的外延层；于外延层内形成阱区；于阱区内形成环绕JFET区的源区，并于环绕源区的阱区内形成保护区；于定义的JFET区进行所述第一掺杂类型的掺杂，形成JFET掺杂区；于外延层表面形成栅结构，并于所述栅结构表面沉积表面钝化层；形成与栅结构电连接的栅金属电极，于源区表面形成源金属电极，于衬底的第二表面形成漏金属电极。通过上述方案，本发明在常规平面栅MOSFET功率器件的JFET区域进行n型离子注入后，可以显著降低JFET区电阻，进而降低器件导通电阻；采用光刻胶代替常规的二氧化硅作为注入掩膜，大大降低工艺成本以及缩减工艺流程。
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公开(公告)号：CN107393814A
公开(公告)日：2017-11-24
申请号：CN201710678411.X
申请日：2017-08-10
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/027 , H01L21/266 , H01L29/06 , H01L21/336 , H01L29/78
Abstract: 本发明提供一种MOS功率器件及其制备方法，方法包括：提供一第一掺杂类型重掺杂的衬底，并于第一表面上形成第一掺杂类型轻掺杂的外延层；于外延层内形成阱区；于阱区内形成环绕JFET区的源区，并于环绕源区的阱区内形成保护区；于定义的JFET区进行所述第一掺杂类型的掺杂，形成JFET掺杂区；于外延层表面形成栅结构，并于所述栅结构表面沉积表面钝化层；形成与栅结构电连接的栅金属电极，于源区表面形成源金属电极，于衬底的第二表面形成漏金属电极。通过上述方案，本发明在常规平面栅MOSFET功率器件的JFET区域进行n型离子注入后，可以显著降低JFET区电阻，进而降低器件导通电阻；采用光刻胶代替常规的二氧化硅作为注入掩膜，大大降低工艺成本以及缩减工艺流程。
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公开(公告)号：CN107359221A
公开(公告)日：2017-11-17
申请号：CN201710602303.4
申请日：2017-07-21
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L31/18 , H01L31/0232 , H01L31/0392
CPC classification number: Y02E10/50 , Y02P70/521 , H01L31/1804 , H01L31/02327 , H01L31/03921
Abstract: 本发明提供一种基于SOI-量子点异质结的红外探测器制备方法，包括：1)提供SOI衬底，包括顶层硅、底层硅以及埋氧层；2)刻蚀顶层硅的边缘区域；3)在顶层硅表面两侧沉积金属接触材料，再经退火形成金属硅化物作为源区接触层和漏区接触层；4)沉积覆盖所述源区接触层和漏区接触层的源区金属电极和漏区金属电极，并在所述底层硅的表面沉积底栅金属电极；5)在所述顶层硅与源区接触层、漏区接触层的接触界面上进行离子注入与激活，形成P+区域和N+区域；6)在所述顶层硅表面形成量子点。本发明采用SOI作为衬底，并结合量子点制备获得红外探测器，使Si基红外探测系统具有寄生效应小、抗干扰、速度快、功耗低、集成度高、抗单粒子辐照能力强等优点。
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公开(公告)号：CN103684398B
公开(公告)日：2016-08-31
申请号：CN201310732400.7
申请日：2013-12-26
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H03K19/003 , H03K17/16 , H03K19/0175
Abstract: 本发明提供一种抗EMI LIN总线信号驱动器，包括：连接一信号输入端用以通过冲放电电流控制所述信号输入端输入的信号斜率的斜率控制单元，连接所述斜率控制单元的轨到轨输出缓冲单元，连接所述斜率控制单元及轨到轨输出缓冲单元的跨导放大单元，以及连接所述跨导放大单元的驱动输出单元，本发明采用PMOS型晶体管实现驱动输出单元输入端的电压最高可达VCC，提高了驱动电路的最大驱动能力。由于采用低输入阻抗的跨导运算放大器，在保证驱动输出单元输入端等效输入阻抗小，高抗EMI性能的同时，负反馈方式使得驱动输出单元输入端端电压具有很强的信号跟随能力，提高信号斜率的可控性。
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Patent Agency Ranking
公开(公告)号：CN105827224A
公开(公告)日：2016-08-03
申请号：CN201610150613.2
申请日：2016-03-16
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H03K17/687
CPC classification number: H03K17/687
Abstract: 本发明提供一种高压模拟集成开关电路，包括并联的第一、第二模拟子开关，所述第一模拟子开关包括第一n型DMOS管、第二n型DMOS管及第一驱动电路，所述第一n型DMOS管的源极连接第二n型DMOS管的源极，漏极连接电路输入端，栅极连接第一驱动电路，所述第二n型DMOS管的漏极连接电路输出端，栅极连接第一驱动电路；所述第二模拟子开关包括第一p型DMOS管、第二p型DMOS管、第二驱动电路及第三驱动电路；所述第一p型DMOS管的漏极连接第二p型DMOS管的漏极，源极连接电路输入端，栅极连接第二驱动电路，所述第二p型DMOS管的源极连接电路输出端，栅极连接第三驱动电路。本发明的控制电路与信号通路不直接连通，抗干扰能力强，本发明的开关电路可以实现轨到轨输出。
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公开(公告)号：CN105304689A
公开(公告)日：2016-02-03
申请号：CN201510772384.3
申请日：2015-11-12
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L29/06 , H01L29/778 , H01L21/335
CPC classification number: H01L29/06 , H01L29/778 , H01L29/7786 , H01L29/0688 , H01L29/66462 , H01L29/7787 , H01L2229/00
Abstract: 本发明的基于氟化石墨烯钝化的AlGaN/GaN HEMT器件及其制作方法，将单层石墨烯转移到AlGaN表面，经过氟离子处理后绝缘，以此替代常规氮化物钝化层。然后在石墨烯上生长高k材料，两者共同作为栅介质，制备AlGaN/GaN金属-绝缘层-半导体（MIS）HEMT器件。石墨烯相比于传统钝化结构，具有物理厚度薄（亚纳米量级），附加阈值电压小的优点。同时，单层石墨烯也具有很好的隔离性能，防止生长高k材料的过程中，AlGaN表面被氧化而产生表面陷阱，以达到钝化的效果。另外，氟化过程能使石墨烯中引入负电荷，有利于HEMT器件的阈值电压正向移动，为实现增强型器件提供可能。本发明结构和方法简单，效果显著，在微电子与固体电子学技术领域具有广泛的应用前景。
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公开(公告)号：CN103618525A
公开(公告)日：2014-03-05
申请号：CN201310656921.9
申请日：2013-12-06
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H03K5/22
Abstract: 本发明提供一种电流模比较器，所述电流模比较器用于接收第一路电流和第二路电流，输出比较结果电压信号。所述电流模比较器至少包括：第一差模电流产生电路，用于接收第一路电流和第二路电流，输出第一路电流和第二路电流的差值；第二差模电流产生电路，用于接收第一路电流和第二路电流，输出第二路电流和第一路电流的差值；AB类输出级电路，与所述第一差模电流产生电路以及所述第二差模电流产生电路相连，用于使所述第一差模电流产生电路和所述第二差模电流产生电路中的一路差模电流产生电路处于工作状态，同时另一路差模电流产生电路处于关断状态，从而实现比较结果输出。本发明结构简单，功耗极低，系统带宽大，比较速度快。
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公开(公告)号：CN102201405B
公开(公告)日：2013-01-09
申请号：CN201110124793.4
申请日：2011-05-16
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L27/02 , H01L27/12 , H01L29/06 , H01L21/84 , H01L21/762
Abstract: 本发明公开了一种基于图形化的SOI-ESD保护器件及其制作方法。该ESD器件结构包括：底层衬底；位于所述底层衬底上的绝缘埋层；位于所述绝缘埋层上的有源区；以及穿过所述绝缘埋层连接所述有源区与底层衬底的导通栓；其中，所述有源区包括P阱区和N阱区，所述P阱区和N阱区之间形成横向的PN结；所述导通栓位于所述PN结下方；在所述PN结之上设有场氧区；在所述P阱区之上设有阴极接触端；在所述N阱区之上设有阳极接触端。本器件在埋氧层上开了一个窗口，此窗口一方面可以很好的释放ESD大电流产生的热量，另一方面可以很好的改善器件的抗ESD能力。能够在HBM（人体模型）中实现抗ESD电压达到2KV以上，达到了目前人体模型的工业标准。
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公开(公告)号：CN102254821B
公开(公告)日：2012-12-19
申请号：CN201110192523.7
申请日：2011-07-11
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/334 , H01L29/94
Abstract: 本发明提供一种基于SOI材料的MOS电容器及其制作方法，该方法是提供一具有顶层、隐埋氧化层、衬底层的SOI基板，在该顶层上光刻出多个硅岛，在去除硅岛表面的光刻胶及自然氧化层后，在该顶层上生长高k栅介质层，刻蚀该高k栅介质层以形成多个分别堆叠于各该硅岛上的高k栅介质岛，然后在该硅岛及高k栅介质岛上沉积电极薄膜层；最后刻蚀该电极薄膜层，以形成多个上电极及下电极，且使上电极分别堆叠于各该高k栅介质岛上、下电极形成于硅岛的表面上，以便在SOI材料上验证高k栅介质电学特性时，测量上、下电极的电容-电压特性可以不用考虑由于隐埋氧化层的存在而引起的附加电容，进而快速准确的对SOI衬底上高K栅介质进行研究。
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