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公开(公告)号：CN114447097A
公开(公告)日：2022-05-06
申请号：CN202111244415.X
申请日：2021-10-25
Applicant: 三菱电机株式会社
IPC: H01L29/06 , H01L29/08 , H01L29/10 , H01L29/739
Abstract: 目的在于提供能够降低接通电压的技术。半导体装置具有：载流子积蓄层；作为上层多晶硅的上层有源部，其配置于沿着将载流子积蓄层贯通的沟槽的上部的内壁的第1绝缘膜之上，与栅极电极连接；以及下层多晶硅，其配置于沿着沟槽的下部的内壁的第2绝缘膜之上，在下层多晶硅与上层有源部之间配置有第3绝缘膜。上层有源部的下端与载流子积蓄层的下端相比位于下方。
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公开(公告)号：CN114388612A
公开(公告)日：2022-04-22
申请号：CN202111204390.0
申请日：2021-10-15
Applicant: 三菱电机株式会社
IPC: H01L29/06 , H01L29/423 , H01L27/07 , H01L21/28 , H01L21/822
Abstract: 提供适于抑制闩锁的半导体装置。在被相邻的有源沟槽夹着的台面区域，第3半导体层具有以与相邻的有源沟槽中的一个有源沟槽接触且与另一个有源沟槽不接触的方式离散地配置于第1方向的区域、以与另一个有源沟槽接触且与一个有源沟槽不接触的方式离散地配置于第1方向的区域，在被相邻的有源沟槽夹着的台面区域，第4半导体层在俯视观察时配置于与一个有源沟槽接触侧的第3半导体层和与另一个有源沟槽接触侧的第3半导体层之间、以及在第1方向上离散的第3半导体层的各区域之间。
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公开(公告)号：CN113345959A
公开(公告)日：2021-09-03
申请号：CN202110212104.9
申请日：2021-02-25
Applicant: 三菱电机株式会社
IPC: H01L29/739 , H01L29/06 , H01L21/331 , H01L21/265
Abstract: 本发明涉及半导体装置及半导体装置的制造方法。目的在于提供一种提高半导体装置的生产率的技术。第1缓冲层包含：第1部分，其位于从主面起的半导体基板的厚度方向上，具有N型杂质浓度的第1峰值；以及第2部分，其位于从主面起的与第1部分相比更远处，具有N型杂质浓度的第2峰值。主面与第1部分之间的距离小于或等于4.0μm，第1部分与第2部分之间的距离大于或等于14.5μm。第1部分与第2部分之间的部分的N型杂质浓度高于漂移层的N型杂质浓度。
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公开(公告)号：CN110197826A
公开(公告)日：2019-09-03
申请号：CN201910132162.3
申请日：2019-02-22
Applicant: 三菱电机株式会社
IPC: H01L27/082 , H01L27/088 , H01L29/06 , H01L21/82
Abstract: 本发明提供以能够抑制向单元部的电流集中的方式进行了改善的半导体装置及其制造方法以及电力变换装置。半导体装置具备：半导体芯片、单元表面电极部以及周缘表面构造部。半导体芯片具有：单元部，其是俯视观察时的中央区域的部位，设置有晶体管元件；以及周缘部，其在俯视观察时设置于单元部的周边。单元表面电极部设置于单元部之上。周缘表面构造部设置于周缘部之上，具有比单元表面电极部的上表面高的上表面。使周缘部比单元部薄，以使得与单元部的背面相比周缘部的背面凹陷。将单元部的厚度设为tc。将背面的单元部与周缘部之间的台阶的大小设为dtb。在这种情况下，0％＜dtb/tc≤1.5％。
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公开(公告)号：CN109585529A
公开(公告)日：2019-04-05
申请号：CN201811109080.9
申请日：2018-09-21
Applicant: 三菱电机株式会社
IPC: H01L29/06
Abstract: 半导体装置(1)具备包含半导体元件(3)的半导体衬底(7)。半导体元件(3)包含第一n型缓冲层(21)、第二n型缓冲层(22)、以及第一p型半导体区域(24)。第一n型缓冲层(21)所包含的第一n型载流子的第1最大峰值浓度比第二n型缓冲层(22)所包含的第二n型载流子的第2最大峰值浓度小。第一p型半导体区域(24)形成于第一n型缓冲层(21)中。第一p型半导体区域(24)具有比第一n型缓冲层(21)窄的宽度。
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Patent Agency Ranking
公开(公告)号：CN115132575B
公开(公告)日：2024-11-12
申请号：CN202210268777.0
申请日：2022-03-18
Applicant: 三菱电机株式会社
IPC: H01L21/266 , H01L21/28 , H01L21/336
Abstract: 本发明的目的在于针对具有沟槽型MOS栅极构造的半导体装置，削减用于形成杂质层的掩模数量并且减小杂质层的分布的波动。半导体装置的制造方法具有：工序(b)，使用第1掩模注入p型杂质离子，在有源区域(10)处的漂移层(1)的第1主面(S1)侧形成基极层(15)；工序(c)，使用第1掩模注入n型杂质离子，在基极层(15)的第1主面(S1)侧形成发射极层(13)；工序(d)，在工序(b)及(c)后形成沟槽(11c)；工序(e)，在沟槽(11c)内隔着栅极绝缘膜(11b)埋入栅极电极(11a)；工序(g)，使用第2掩模(61)注入高剂量的p型杂质离子，将发射极层(13)的一部分变换为第1接触层(14a)。
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公开(公告)号：CN118553773A
公开(公告)日：2024-08-27
申请号：CN202410183457.4
申请日：2024-02-19
Applicant: 三菱电机株式会社
IPC: H01L29/739 , H01L23/29 , H01L21/331
Abstract: 半导体装置具备半导体基板、TEOS膜以及电极。半导体基板具有第1主面和作为第1主面的相反面的第2主面。半导体基板在沿着第2主面的法线方向观察第2主面时具有活性区域和包围活性区域的终端区域。TEOS膜配置于第2主面的处于活性区域的部分之上。
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公开(公告)号：CN117995840A
公开(公告)日：2024-05-07
申请号：CN202311406555.1
申请日：2023-10-27
Applicant: 三菱电机株式会社
Inventor： 西康一
IPC: H01L27/07 , H01L29/739 , H01L29/861 , H01L29/06 , H01L21/8248
Abstract: 提供在不增加恢复损耗的情况下改善RRSOA的半导体装置及其制造方法。晶体管与二极管形成于共通的半导体基板，半导体基板具有晶体管区域和二极管区域，二极管区域具有：第1导电型的第1半导体层，其设置于半导体基板的第2主面侧；第1导电型的第2半导体层，其设置于第1半导体层之上；第2导电型的第3半导体层，其与第2半导体层相比设置于半导体基板的第1主面侧；第1主电极，其对二极管赋予第1电位；第2主电极，其对二极管赋予第2电位；多个二极管沟槽栅极，它们从半导体基板的第1主面到达第2半导体层；以及接触区域，其设置于第3半导体层的上层部，接触区域由埋入于凹部的导体材料构成，该凹部设置于第3半导体层。
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公开(公告)号：CN116264200A
公开(公告)日：2023-06-16
申请号：CN202211574121.8
申请日：2022-12-08
Applicant: 三菱电机株式会社
IPC: H01L23/488 , H01L23/49
Abstract: 获得成品率高、容易制造的半导体装置。在半导体芯片(1)的第1主面形成有第1主电极(10)和第1控制电极焊盘(15)。在半导体芯片(1)的第2主面形成有第2主电极(29)和第2控制电极焊盘(31)。第2主电极(29)和第2控制电极焊盘(31)分别接合到绝缘基板(36)的第1金属图案(39)以及第2金属图案(40)。第1导线(42)以及第2导线(43)的键合部在俯视观察时与第2主电极(29)或第2控制电极焊盘(31)的接合部重叠。第1金属图案(39)以及第2金属图案(40)的厚度小于等于0.2mm。
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公开(公告)号：CN116031257A
公开(公告)日：2023-04-28
申请号：CN202211295518.3
申请日：2022-10-21
Applicant: 三菱电机株式会社
IPC: H01L27/06 , H01L29/417 , H01L29/45 , H01L21/8222
Abstract: 涉及半导体装置及半导体装置的制造方法。目的在于提供能够减小芯片尺寸的技术。半导体装置具有第一电极和第二电极。第一电极与集电极层、阴极层的集电极层侧的第一部分连接。第二电极与阴极层的除了第一部分的第二部分连接。第一电极的功函数大于第二电极的功函数，第一电极及第二电极中的一者与半导体基板在半导体基板的厚度方向上夹着第一电极及第二电极中的另一者。
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