公开(公告)号：CN109585529A

公开(公告)日：2019-04-05

申请号：CN201811109080.9

申请日：2018-09-21

Applicant: 三菱电机株式会社

Inventor： 铃木健司 ,  金田充 ,  西康一

IPC: H01L29/06

Abstract: 半导体装置(1)具备包含半导体元件(3)的半导体衬底(7)。半导体元件(3)包含第一n型缓冲层(21)、第二n型缓冲层(22)、以及第一p型半导体区域(24)。第一n型缓冲层(21)所包含的第一n型载流子的第1最大峰值浓度比第二n型缓冲层(22)所包含的第二n型载流子的第2最大峰值浓度小。第一p型半导体区域(24)形成于第一n型缓冲层(21)中。第一p型半导体区域(24)具有比第一n型缓冲层(21)窄的宽度。

公开(公告)号：CN1812122A

公开(公告)日：2006-08-02

申请号：CN200510118820.1

申请日：2005-10-28

Applicant: 三菱电机株式会社

Inventor： 金田充 ,  高桥英树

IPC: H01L29/739 ,  H01L21/331

CPC classification number: H01L29/0834 ,  H01L29/66333 ,  H01L29/7395 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明目的是提供恢复损失低且具备高耐压的半导体装置。本发明的半导体装置，其特征在于，具备：(a)具有表面和背面的第1导电型的半导体基板；(b)绝缘栅极型晶体管，具备：表面形成的第1导电型的发射极区；表面形成的第2导电型的基极区；表面上，隔着绝缘膜与基极区相对的栅极；表面上与发射极区连接的发射极；(c)背面形成的第2导电型的集电极区；(d)背面上与集电极区相对设置的集电极；(e)表面和背面间与集电极区共同包围绝缘型晶体管的第2导电型的分离区，集电极区的厚度在17～50微米的范围内。

公开(公告)号：CN111129135B

公开(公告)日：2023-09-29

申请号：CN201911024243.8

申请日：2019-10-25

Applicant: 三菱电机株式会社

Inventor： 高桥彻雄 ,  金田充

IPC: H01L29/739 ,  H01L29/06

Abstract: 在具备开关元件以及二极管的半导体装置中，抑制开关元件的耐量的降低及制造工序数的增加，并使二极管动作时的恢复损耗降低。半导体装置(100)具备二极管和作为开关元件的IGBT。IGBT具备：p型沟道掺杂层(2)，其形成于半导体衬底的正侧的表层部；p+型扩散层(4)以及n+型源极层(3)，它们分别在p型沟道掺杂层(2)的表层部选择性地形成；以及发射极电极(11)，其与n+型源极层(3)以及p+型扩散层(4)连接。p型沟道掺杂层(2)的一部分到达半导体衬底的正侧的表面与发射极电极(11)连接。在半导体衬底的正侧的表面，在p型沟道掺杂层(2)与n+型源极层(3)之间夹着p+型扩散层(4)，p型沟道掺杂层(2)不与n+型源极层(3)邻接。

公开(公告)号：CN109585529B

公开(公告)日：2022-06-28

申请号：CN201811109080.9

申请日：2018-09-21

Applicant: 三菱电机株式会社

Inventor： 铃木健司 ,  金田充 ,  西康一

IPC: H01L29/06

Abstract: 半导体装置(1)具备包含半导体元件(3)的半导体衬底(7)。半导体元件(3)包含第一n型缓冲层(21)、第二n型缓冲层(22)、以及第一p型半导体区域(24)。第一n型缓冲层(21)所包含的第一n型载流子的第1最大峰值浓度比第二n型缓冲层(22)所包含的第二n型载流子的第2最大峰值浓度小。第一p型半导体区域(24)形成于第一n型缓冲层(21)中。第一p型半导体区域(24)具有比第一n型缓冲层(21)窄的宽度。

公开(公告)号：CN108735808A

公开(公告)日：2018-11-02

申请号：CN201810359822.7

申请日：2018-04-20

Applicant: 三菱电机株式会社

Inventor： 金田充 ,  高桥彻雄 ,  铃木健司 ,  上马场龙 ,  梅山真理子 ,  西康一

IPC: H01L29/739 ,  H01L29/423 ,  H01L21/331

CPC classification number: H01L29/7397 ,  H01L29/0696 ,  H01L29/0804 ,  H01L29/0821 ,  H01L29/1004 ,  H01L29/4236 ,  H01L29/66348

Abstract: 目的在于提供能够抑制耐压的下降的技术。半导体开关元件具有第1栅极电极和第2栅极电极。第1栅极电极隔着第1栅极绝缘膜配置于第1沟槽内，该第1沟槽从发射极区域的上表面到达半导体层，与发射极区域、基极区域及电荷存储层相交叉。第2栅极电极隔着第2栅极绝缘膜配置于第2沟槽内，该第2沟槽从发射极区域及导电区域的上表面到达半导体层，与发射极区域、基极区域、电荷存储层及导电区域相邻。第2沟槽的深度比第1沟槽的深度浅，且第2沟槽的宽度比第1沟槽的宽度窄。

公开(公告)号：CN1485927A

公开(公告)日：2004-03-31

申请号：CN03138159.6

申请日：2003-05-27

Applicant: 三菱电机株式会社

Inventor： 高桥英树 ,  金田充

IPC: H01L29/744 ,  H01L21/332

CPC classification number: H01L29/66333 ,  H01L21/263 ,  H01L29/0834 ,  H01L29/32 ,  H01L29/36 ,  H01L29/7395

Abstract: 本发明的课题是，获得能够保持双向耐压，并且可靠性高的半导体器件及其制造方法，以及半导体衬底及其制造方法。N－型硅衬底1具有互相相向的底面和上表面。借助于P型杂质的扩散，在N－型硅衬底1的底面内全面地形成高浓度的P型杂质扩散层3。另外，借助于P型杂质的扩散，在N－型硅衬底1的上表面内局部地形成P型隔离区2。P型隔离区2具有抵达P型杂质扩散层3的上表面的底面。另外，当从N－型硅衬底1的上表面一侧观察时，P型隔离区2包围作为N－型硅衬底1的一部分的N－区1a而形成。然后，被P型隔离区2包围的上述N－区1a被规定为N－型硅衬底1的元件形成区。

公开(公告)号：CN109103247B

公开(公告)日：2021-11-23

申请号：CN201810635534.X

申请日：2018-06-20

Applicant: 三菱电机株式会社

Inventor： 铃木健司 ,  金田充 ,  西康一 ,  中村胜光

IPC: H01L29/739 ,  H01L21/331 ,  H01L29/06

Abstract: 本发明的目的在于，提供能够防止发生电压及电流的振荡的半导体装置及其制造方法。本发明涉及的半导体装置具有：n型硅衬底(1)；以及第一n型缓冲层(8)，其形成于n型硅衬底(1)的背面内，具有从背面起的深度不同的多个质子的浓度的峰值，对于第一n型缓冲层(8)，从存在于靠近背面的位置的峰值朝向n型硅衬底(1)的表面的质子的浓度的梯度，小于从存在于远离背面的位置的峰值朝向表面的质子的浓度的梯度。

公开(公告)号：CN100585858C

公开(公告)日：2010-01-27

申请号：CN200710102972.1

申请日：2007-04-27

Applicant: 三菱电机株式会社

Inventor： 金田充 ,  高桥英树 ,  友松佳史

IPC: H01L27/06 ,  H01L21/822

CPC classification number: H01L29/861 ,  H01L29/0619 ,  H01L29/0834 ,  H01L29/404 ,  H01L29/66348 ,  H01L29/7397 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 第2杂质区(12)在第1主面(41)上由第1杂质区(11)围住。第1主面(41)的第3杂质区(13)与第1杂质区(11)之间夹着第2杂质区(12)。第2主面(42)的第4(14)及第5杂质区(15)与第2杂质区(12)之间夹着第1杂质区(11)。控制电极层(23)隔着绝缘膜(33)与第2杂质区(12)相对。与第1主面(41)的形成有第1杂质区(11)的部分正对的第2主面(42)的部分，将第4杂质区(14)和第5杂质区(15)的形成区域围住，是浓度为第1杂质区(11)的杂质浓度以下的第1导电型的区域及第2导电型的区域的任一区域。从而，能够在绝缘栅双极晶体管与续流二极管一体化的半导体装置中抑制续流二极管的恢复击穿。

公开(公告)号：CN101165897A

公开(公告)日：2008-04-23

申请号：CN200710102972.1

申请日：2007-04-27

Applicant: 三菱电机株式会社

Inventor： 金田充 ,  高桥英树 ,  友松佳史

IPC: H01L27/06 ,  H01L21/822

CPC classification number: H01L29/861 ,  H01L29/0619 ,  H01L29/0834 ,  H01L29/404 ,  H01L29/66348 ,  H01L29/7397 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 第2杂质区(12)在第1主面(41)上由第1杂质区(11)围住。第1主面(41)的第3杂质区(13)与第1杂质区(11)之间夹着第2杂质区(12)。第2主面(42)的第4(14)及第5杂质区(15)与第2杂质区(12)之间夹着第1杂质区(11)。控制电极层(23)隔着绝缘膜(33)与第2杂质区(12)相对。与第1主面(41)的形成有第1杂质区(11)的部分正对的第2主面(42)的部分，将第4杂质区(14)和第5杂质区(15)的形成区域围住，是浓度为第1杂质区(11)的杂质浓度以下的第1导电型的区域及第2导电型的区域的任一区域。从而，能够在绝缘栅双极晶体管与续流二极管一体化的半导体装置中抑制续流二极管的恢复击穿。

公开(公告)号：CN1581506A

公开(公告)日：2005-02-16

申请号：CN200410061670.0

申请日：2004-06-23

Applicant: 三菱电机株式会社

Inventor： 德田法史 ,  湊忠玄 ,  金田充

IPC: H01L29/739 ,  H01L29/74 ,  H01L29/78 ,  H01L21/328 ,  H01L21/335

CPC classification number: H01L29/0661 ,  H01L29/0615 ,  H01L29/7395

Abstract: 本发明提供确保稳定的反向耐压而且提高芯片表面的利用效率的纵型半导体器件，半导体器件具有在第2主面一侧形成了p型接触层2的n型半导体衬底1，在其周边部分形成沟槽13使得从第1主面到达接触层2那样包围内部，从其侧面通过扩散形成的p型分离区14设置成与接触层2连接，沟槽13的内部填埋充填物16。