公开(公告)号：CN113508470A

公开(公告)日：2021-10-15

申请号：CN201980092982.2

申请日：2019-03-13

Applicant: 三菱电机株式会社

Inventor： 汤田洋平 ,  绵引达郎

IPC: H01L29/872 ,  H01L21/336 ,  H01L29/78 ,  H01L29/861 ,  H01L29/868

Abstract: 目的在于提供能够提高半导体装置的电气特性的技术。半导体装置是设置有半导体元件的半导体装置，具备：n型单晶氧化镓层，具有第一主面；电极，是半导体元件的电极，配设于n型单晶氧化镓层的第一主面上或第一主面上方；p型氧化物半导体层，配设于n型单晶氧化镓层与电极之间；以及非晶氧化镓层，配设于n型单晶氧化镓层与p型氧化物半导体层之间。

公开(公告)号：CN111712925A

公开(公告)日：2020-09-25

申请号：CN201880088899.3

申请日：2018-02-23

Applicant: 三菱电机株式会社

Inventor： 林田哲郎 ,  南條拓真 ,  绵引达郎

IPC: H01L29/78 ,  H01L21/336 ,  H01L29/06 ,  H01L29/12 ,  H01L29/201

Abstract: 本发明的半导体装置具备：支撑基板，具有第1主面及第2主面；第1导电类型的第1GaN层，设置于支撑基板的第1主面侧；第1导电类型的第2GaN层，设置于第1GaN层上；AlxGa1-xN(0

公开(公告)号：CN110313071A

公开(公告)日：2019-10-08

申请号：CN201780084467.0

申请日：2017-02-10

Applicant: 三菱电机株式会社

Inventor： 林田哲郎 ,  南条拓真 ,  绵引达郎 ,  古川彰彦

IPC: H01L29/872 ,  H01L29/06 ,  H01L29/47 ,  H01L29/861 ,  H01L29/868

Abstract: 基板(1)包括氮化镓系材料。n型层(2)设置于基板(1)的第1面上。p型层(31)设置于n型层(2)上，在基板(1)的第1面上，与n型层(2)一起，构成设置有具有底面(41b)、侧面(41s)、以及顶面(41t)的台面形状(41)的半导体层。阳电极(71)设置于p型层(31)上。阴电极(6)设置于基板(1)的第2面上。绝缘膜(8)通过从底面(41b)上延伸到顶面(41t)上而覆盖侧面(41s)。在顶面(41t)中设置有至少1个沟槽(51)。上述至少1个沟槽(51)包括被绝缘膜(8)填充的沟槽(51)。

公开(公告)号：CN109362238A

公开(公告)日：2019-02-19

申请号：CN201780024559.X

申请日：2017-05-08

Applicant: 三菱电机株式会社

Inventor： 绵引达郎 ,  小林裕美子

IPC: H01L31/0216 ,  H01L31/068

CPC classification number: H01L31/0216 ,  H01L31/068 ,  Y02E10/50 ,  Y02P70/521

Abstract: 层叠结构(ST)具有在半导体基板(100)上交替设置的多个隧道氧化物层(104)和多个结晶系薄膜半导体层(106)。多个隧道氧化物层(104)包含在半导体基板(100)上依次配置的第1至第n隧道氧化物层(104a～104f)。第1隧道氧化物层(104a)与半导体基板(100)抵接，并且对于半导体基板(100)的少数载流子具有势垒。多个结晶系薄膜半导体层(106)的各个层具有第1导电型。多个结晶系薄膜半导体层(106)包含在半导体基板(100)上依次配置的第1至第n结晶系薄膜半导体层(106a～106f)。多个结晶系薄膜半导体层(106)的各个层在50％以上的厚度范围中具有1原子％以下的平均氢含量，并且具有50％以上的结晶率。

公开(公告)号：CN104952965A

公开(公告)日：2015-09-30

申请号：CN201510116529.4

申请日：2015-03-17

Applicant: 三菱电机株式会社

Inventor： 汤田洋平 ,  森冈孝之 ,  松浦努 ,  绵引达郎

IPC: H01L31/075 ,  H01L31/0224 ,  H01L31/20

CPC classification number: H01L31/022433 ,  H01L31/022425 ,  H01L31/022466 ,  H01L31/0747 ,  H01L31/1872 ,  H01L31/1884 ,  Y02E10/50 ,  Y02P70/521 ,  H01L31/075 ,  H01L31/022475

Abstract: 本发明涉及光电变换元件以及光电变换元件的制造方法，得到光线透射率高且导电性高的透光性导电膜。具备光电变换层(1)、和在光电变换层(1)表面形成了的第1电极以及第2电极，第1电极以及第2电极的至少一个具备由透光性导电材料构成的透光性导电基极层(2B)、和在透光性导电基极层(2B)内选择性地埋设了的透光性导电网格层(2M)。透光性导电网格层(2M)由电阻率比透光性导电基极层(2B)低的材料构成，具备由低电阻的透光性导电膜图案构成的透光性导电网格层(2M)。

公开(公告)号：CN104584237A

公开(公告)日：2015-04-29

申请号：CN201380043653.1

申请日：2013-08-27

Applicant: 三菱电机株式会社

Inventor： 绵引达郎 ,  桧座秀一 ,  佐藤刚彦

IPC: H01L31/0747

CPC classification number: H01L31/022475 ,  H01L31/03762 ,  H01L31/0747 ,  H01L31/077 ,  H01L31/1804 ,  H01L31/1884 ,  Y02E10/50 ,  H01L31/076

Abstract: 在n型硅基板1的第1主面(1A)、侧面(1C)以及第2主面(1B)的周缘部处具备第1非晶硅i层(2)和非晶硅p层(4)。另一方面，在第1主面(1A)和侧面(1C)上具有第1ITO层(6)，在第2主面(1B)上具备第2非晶硅i层(3)和非晶硅n层(5)，在其上残留周缘部而具有面积比n型硅基板(1)小的第2ITO层(7)。而且，在第2主面(1B)上的周缘部处，具有将第1非晶硅i层(2)、非晶硅p层(4)、第2非晶硅i层(3)、非晶硅n层(5)按该顺序层叠的构造。因而，不需要追加的工艺而能够分离第1ITO层(6)和第2ITO层(7)，能够防止泄漏电流。而且，在端部处也确保各个膜的顺序，正常地维持电荷的流动，由此能够发挥集电效果并发挥电池功能，使有效面积最大。

公开(公告)号：CN119631589A

公开(公告)日：2025-03-14

申请号：CN202280098466.2

申请日：2022-08-03

Applicant: 三菱电机株式会社

Inventor： 汤田洋平 ,  绵引达郎

IPC: H10D8/00 ,  H10D8/01 ,  H10D8/50 ,  H10D8/60

Abstract: 抑制漏电流。半导体装置具备：第1阳电极，设置于第1导电类型的氧化镓层的上表面的一部分；第2导电类型的半导体层，覆盖氧化镓层的一部分和第1阳电极的至少一部分地设置；以及第2阳电极，覆盖半导体层地设置，在氧化镓层的表层部设置多个沟槽，第1阳电极设置于在俯视时不与沟槽重叠的氧化镓层的表层部，半导体层覆盖沟槽的内部的氧化镓层地设置。

公开(公告)号：CN119384879A

公开(公告)日：2025-01-28

申请号：CN202280097139.5

申请日：2022-06-28

Applicant: 三菱电机株式会社

Inventor： 小林裕美子 ,  绵引达郎

IPC: H10D30/47 ,  H10D30/87 ,  H10D30/01

Abstract: 半导体装置（90）依次包括：第1至第3沟道层（41~43），由含有Fe以及C的III‑V族半导体构成；以及势垒层（50），由具有比第3沟道层（43）的带隙宽的带隙的III‑V族半导体构成。浓度分布满足下述的条件：a）第2沟道层（42）以及第3沟道层（43）中的Fe浓度朝向势垒层（50）逐渐减少；b）第3沟道层（43）中的C浓度的最大值高于第2沟道层（42）中的C浓度的平均值；以及c）第3沟道层（43）中的C浓度的最大值低于第1沟道层（41）中的Fe浓度与C浓度之和的最大值。

公开(公告)号：CN113544828B

公开(公告)日：2024-12-06

申请号：CN201980093656.3

申请日：2019-03-12

Applicant: 三菱电机株式会社

Inventor： 奥田聪志 ,  绵引达郎 ,  玉城朋宏

IPC: H01L21/52 ,  H01L25/10

Abstract: 本发明的目的在于，不会使半导体芯片的面积增加而抑制中间电极的外周部和半导体芯片的表面电极的电气性的接触。第1中间电极(400)的与第1主电极(202、301)的对置面比第1主电极(202、301)的与第1中间电极(400)的对置面小，并具有外周部的保护区域(405)和被保护区域(405)包围的连接区域(404)。压接型半导体装置具备：在连接区域(404)中部分地形成的多个第1导体膜(407)；以及第1绝缘膜(406)，形成于连接区域(404)中的未形成第1导体膜(407)的区域和保护区域(405)。

公开(公告)号：CN112544004B

公开(公告)日：2024-08-16

申请号：CN201980048435.4

申请日：2019-08-08

Applicant: 三菱电机株式会社 ,  国立大学法人东京工业大学

Inventor： 汤田洋平 ,  绵引达郎 ,  宫岛晋介 ,  滝口雄贵

IPC: H01L29/872 ,  H01L21/329 ,  H01L21/363 ,  H01L21/365 ,  H01L29/06 ,  H01L29/24 ,  H01L29/47 ,  H01L29/861 ,  H01L29/868

Abstract: 目的在于提供可抑制氧化物半导体装置的特性劣化的技术。氧化物半导体装置具备：n型氧化镓外延层、p型氧化物半导体层和氧化物层。p型氧化物半导体层在n型氧化镓外延层的上方配设，具有与镓不同的元素作为主成分，具有p型的导电性。氧化物层在n型氧化镓外延层与p型氧化物半导体层之间配设，氧化物层的材料为与氧化镓不同的材料并且为与p型氧化物半导体层的材料至少一部分不同的材料。