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公开(公告)号：CN1187830C
公开(公告)日：2005-02-02
申请号：CN01137074.2
申请日：2001-09-07
Applicant: 三洋电机株式会社
IPC: H01L27/082 , H01L21/8222
CPC classification number: H01L21/84 , H01L21/76264 , H01L21/76297 , H01L21/8228 , H01L27/1203
Abstract: 提供一种用于在NPN晶体管与纵型PNP晶体管的介质隔离式互补型双极晶体管中实现晶体管的高耐压化的半导体集成电路装置及其制造方法。在本发明的半导体集成电路装置及其制造方法中，当形成半导体集成电路装置的集电极区域(32、33)时，通过层叠4层外延层，形成具有能够耐受高压的层厚的集电极区域(32、33)。另外，为了减低两个晶体管(21)和(22)的相互干扰产生的影响并减低寄生晶体管的发生，用V沟槽型蚀刻到更深的部位，并通过多晶硅(42)在两者之间实现了介质隔离。
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公开(公告)号：CN1469476A
公开(公告)日：2004-01-21
申请号：CN03148768.8
申请日：2003-06-25
Applicant: 三洋电机株式会社
IPC: H01L27/06
CPC classification number: H01L27/0259
Abstract: 以往，在内置保护输出晶体管的火花抑制二极管的半导体集成电路中，因流向衬底的漏电电流大而不能获得所需的正向电流。本发明半导体集成电路装置的特征为，在第二外延层23表面重叠地形成了P+型第一及第二扩散区34、32。然后，在P+型第二扩散区32的正上方与正极电极39连接，使寄生电阻R1的阻值大于寄生电阻R1的阻值。这样，就可以抑制寄生PNP晶体管TR2的导通，抑制漏电电流流向衬底，进而大幅度地减小漏电电流。
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公开(公告)号：CN1365151A
公开(公告)日：2002-08-21
申请号：CN01133841.5
申请日：2001-12-25
Applicant: 三洋电机株式会社
CPC classification number: H01L29/66272 , H01L21/82285 , H01L27/0664 , H01L29/0821 , H01L29/8611
Abstract: 本发明的目的是在内装适用于输出晶体管保护的消弧二极管的半导体集成电路装置中对减小基板的漏电流并大幅度地提高正向电流容量的二极管元件进行高效率的集成化。在该半导体集成电路装置中,在基板24上层叠2层外延层25、26,并由P+型分离区域27将其在电气上分离为3个岛状区域28、29、30。在该第1岛状区域28上形成二极管元件21,并与N+型负极导出区域54重叠地形成N+型阱区39。按照这种结构,通过减小PN结的N型区域的电阻值而使正向电压(VBEF)降低,可以大幅度地提高正向的电流(If)容量。
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公开(公告)号：CN1291065A
公开(公告)日：2001-04-11
申请号：CN00129299.4
申请日：2000-10-08
CPC classification number: H04R19/005 , H04R19/04
Abstract: 本发明的课题在于防止在半导体驻极体电容话筒中使用的半导体衬底上形成的电子电路的误操作。在半导体衬底11上形成固定电极层12,通过衬垫14设置了振动膜16。将振动膜16的尺寸形成得比固定电极层12的尺寸大,由于将振动膜16作为一种结构要产生寄生电容,故在其间配置屏蔽金属33。
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公开(公告)号：CN100474588C
公开(公告)日：2009-04-01
申请号：CN200610004208.6
申请日：2006-01-28
Applicant: 三洋电机株式会社
Abstract: 一种半导体装置，在现有的半导体装置中，在施加有高电位的配线层在分离区域上面交叉的区域存在在该分离区域耐压劣化的问题。在本发明的半导体装置中，在衬底(2)上堆积外延层(3)，在被分离区域(4)区分的区域形成有LDMOSFET1。在与漏极电极(16)连接的配线层(18)于分离区域(4)上面交叉的区域，在配线层(18)下方形成有接地电位的导电屏极(24)和浮置状态的导电屏极(25)。根据该结构，在配线层(18)下方，分离区域(4)附近的电场被缓和，LDMOSFET1的耐压特性提高。
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Patent Agency Ranking
公开(公告)号：CN100454582C
公开(公告)日：2009-01-21
申请号：CN200610073801.6
申请日：2006-03-30
Applicant: 三洋电机株式会社
IPC: H01L29/861
Abstract: 本发明提供了一种半导体装置。在现有的半导体装置中，存在有不能将保护元件不受过电压破坏而设置的保护二极管的耐压特性提高的问题。在本发明的半导体装置中，在衬底(2)上的外延层(3)上形成有元件保护用的保护二极管(1)。在外延层(3)表面形成有肖特基势垒用金属层(14)，并在肖特基势垒用金属层(14)的端部(20)的下方形成有P型扩散层(7)。并且，与P型扩散层(7)连结并向阴极区域侧形成P型扩散层(9)。在P型扩散层(9)的上方形成施加了阳极电位的金属层(18)，可得到场板效果。通过该结构，减小耗尽层的大的曲率变化，使保护二极管(1)的耐压特性提高。
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公开(公告)号：CN100454580C
公开(公告)日：2009-01-21
申请号：CN200610127219.3
申请日：2006-09-12
Applicant: 三洋电机株式会社
CPC classification number: H01L29/0696 , H01L29/0619 , H01L29/0878 , H01L29/1095 , H01L29/402 , H01L29/42368 , H01L29/4933 , H01L29/7816
Abstract: 在以往的半导体装置中，按照有源区域形成无源区域，由此存在难以在无源区域中得到所希望的耐压特性的问题。在本发明的半导体装置中，以椭圆形状配置有MOS晶体管(1)。椭圆形状的直线区域(L)用作有源区域，椭圆形状的曲线区域(R)用作无源区域。在无源区域中，按照曲线形状形成有P型的扩散层(3)。另外，在无源区域的一部分中，形成有P型的扩散层(4)。而且，P型的扩散层(3、4)形成为浮置扩散层，与绝缘层上的金属层进行电容结合，成为施加规定电位的状态。根据该结构，可以提高无源区域中的耐压特性，并且可以维持有源区域的电流能力。
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公开(公告)号：CN101154690A
公开(公告)日：2008-04-02
申请号：CN200710153471.6
申请日：2007-09-20
IPC: H01L29/872 , H01L29/861 , H01L23/62
CPC classification number: H01L29/872 , H01L27/0255 , H01L29/0619 , H01L29/063 , H01L29/0692 , H01L29/402 , H01L29/47 , H01L29/861 , H01L29/866
Abstract: 一种半导体装置，现有半导体装置存在肖特基势垒二极管的反倾斜电流过度增大的问题。本发明的半导体装置具有：形成于N型外延层(3)上的P型第一阳极扩散层(5)；按照包围所述第一阳极扩散层(5)的方式形成且杂质浓度比该第一阳极扩散层(5)低的第二阳极区域(9A)；形成于所述外延层(3)的N型阴极扩散层(7A、8A)；所述第一及第二阳极扩散层(5、9A)上形成的肖特基势垒用金属层(14)。
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公开(公告)号：CN1305138C
公开(公告)日：2007-03-14
申请号：CN200410082581.4
申请日：2004-09-21
Applicant: 三洋电机株式会社
IPC: H01L27/06
CPC classification number: H01L27/0826 , H01L21/8224 , H01L27/0821
Abstract: 本发明提供一种半导体集成电路装置。在本发明的半导体集成电路装置(1)中，在构成小信号部(2)的岛区域(8、9)中，在衬底(4)和外延层(5)之间形成N型的埋入扩散区域(29)。由此，在构成小信号部(2)的岛区域(8、9)中，实际上，在施加电源电位的N型的埋入扩散区域(29)中区分衬底(4)和第一外延层(5)。其结果，可以防止由于电机的反电动势而从功率NPN晶体管(3)产生的自由载流子(电子)流入小信号部(2)，并防止小信号部(2)的误动作。
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公开(公告)号：CN1841741A
公开(公告)日：2006-10-04
申请号：CN200610004208.6
申请日：2006-01-28
Applicant: 三洋电机株式会社
Abstract: 一种半导体装置，在现有的半导体装置中，在施加有高电位的配线层在分离区域上面交叉的区域存在在该分离区域耐压劣化的问题。在本发明的半导体装置中，在衬底(2)上堆积外延层(3)，在被分离区域(4)区分的区域形成有LDMOSFET1。在与漏极电极(16)连接的配线层(18)于分离区域(4)上面交叉的区域，在配线层(18)下方形成有接地电位的导电屏极(24)和浮置状态的导电屏极(25)。根据该结构，在配线层(18)下方，分离区域(4)附近的电场被缓和，LDMOSFET1的耐压特性提高。
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