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公开(公告)号：CN101442072A
公开(公告)日：2009-05-27
申请号：CN200710306669.3
申请日：2007-11-23
Abstract: 本发明涉及一种半导体器件，特别涉及一种具有高的源·漏极耐压BVds且低导通电阻、电流驱动能力高的MOS晶体管。在漂移区(12)内形成用于降低导通电阻的N阱层(25、26)，降低导通电阻。在栅极(5)的下方形成N阱层(25)，使其与N阱层(26)仅离开规定距离。借助于此离开的空间，确保栅极(5)的漏极层(11)侧的端部处的耐压。此外，在包含外延层(2)表面的P+L层(13)的区域中形成N阱层(26)。N阱层(26)的漏极层(11)侧的端部位于P+L层(13)的漏极层(11)侧的端部附近，远离N阱层(10)。借助于此离开的空间，容易从P+L层(13)扩展耗尽层，进一步确保耐压。
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公开(公告)号：CN101154690A
公开(公告)日：2008-04-02
申请号：CN200710153471.6
申请日：2007-09-20
IPC: H01L29/872 , H01L29/861 , H01L23/62
CPC classification number: H01L29/872 , H01L27/0255 , H01L29/0619 , H01L29/063 , H01L29/0692 , H01L29/402 , H01L29/47 , H01L29/861 , H01L29/866
Abstract: 一种半导体装置，现有半导体装置存在肖特基势垒二极管的反倾斜电流过度增大的问题。本发明的半导体装置具有：形成于N型外延层(3)上的P型第一阳极扩散层(5)；按照包围所述第一阳极扩散层(5)的方式形成且杂质浓度比该第一阳极扩散层(5)低的第二阳极区域(9A)；形成于所述外延层(3)的N型阴极扩散层(7A、8A)；所述第一及第二阳极扩散层(5、9A)上形成的肖特基势垒用金属层(14)。
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公开(公告)号：CN101154689A
公开(公告)日：2008-04-02
申请号：CN200710153470.1
申请日：2007-09-20
IPC: H01L29/872 , H01L29/866 , H01L29/861 , H01L23/62
CPC classification number: H01L27/0788 , H01L27/0255 , H01L29/0615 , H01L29/0692 , H01L29/402 , H01L29/47 , H01L29/866 , H01L29/872
Abstract: 一种半导体装置，现有半导体装置存在肖特基势垒二极管的反倾斜电流过度增大的问题。本发明的半导体装置具有：形成于N型外延层(3)上的P型第一及第二阳极扩散层(5、6)及(7、8)；形成于所述外延层(3)上的N型阴极扩散层(10A、11B)；按照包围所述第一及所述第二阳极扩散层且向所述阴极扩散层侧延伸的方式在所述外延层(3)上形成的P型第三阳极扩散层(9A)；所述第一、第二及第三阳极扩散层上形成的肖特基势垒用金属层(14)。
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公开(公告)号：CN101442073B
公开(公告)日：2011-02-09
申请号：CN200710306670.6
申请日：2007-11-23
IPC: H01L29/78 , H01L29/06 , H01L27/088 , H01L21/336 , H01L21/8234
Abstract: 一种在含有DMOS晶体管的半导体器件中，减小芯片面积且导通电阻低、电流驱动能力高的DMOS晶体管。在N型外延层(2)的表面上形成相反导电类型(P型)的P+W层(4)，在该P+W层(4)内形成DMOS晶体管(50)。用P+W层(4)使外延层(2)与漏极区域绝缘。由此，就能够在用绝缘分离层(15)包围的一个区域内混载DMOS晶体管和其它的器件元件。此外，在栅极(6)下方的P+W层(4)的表面区域中形成N型FN层(20)。形成与栅极(6)的漏极层(12)侧的端部相邻接的N+D层(23)。此外，在漏极层(12)的接触区域的下方，形成比漏极层(12)更深的P型杂质层(P+D层(22)、FP层(24))。
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公开(公告)号：CN101442072B
公开(公告)日：2011-02-09
申请号：CN200710306669.3
申请日：2007-11-23
Abstract: 本发明涉及一种半导体器件，特别涉及一种具有高的源·漏极耐压BVds且低导通电阻、电流驱动能力高的MOS晶体管。在漂移区(12)内形成用于降低导通电阻的N阱层(25、26)，降低导通电阻。在栅极(5)的下方形成N阱层(25)，使其与N阱层(26)仅离开规定距离。借助于此离开的空间，确保栅极(5)的漏极层(11)侧的端部处的耐压。此外，在包含外延层(2)表面的P+L层(13)的区域中形成N阱层(26)。N阱层(26)的漏极层(11)侧的端部位于P+L层(13)的漏极层(11)侧的端部附近，远离N阱层(10)。借助于此离开的空间，容易从P+L层(13)扩展耗尽层，进一步确保耐压。
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Patent Agency Ranking
公开(公告)号：CN101154689B
公开(公告)日：2012-05-09
申请号：CN200710153470.1
申请日：2007-09-20
IPC: H01L29/872 , H01L29/866 , H01L29/861 , H01L23/62
CPC classification number: H01L27/0788 , H01L27/0255 , H01L29/0615 , H01L29/0692 , H01L29/402 , H01L29/47 , H01L29/866 , H01L29/872
Abstract: 一种半导体装置，现有半导体装置存在肖特基势垒二极管的反倾斜电流过度增大的问题。本发明的半导体装置具有：形成于N型外延层(3)上的P型第一及第二阳极扩散层(5、6)及(7、8)；形成于所述外延层(3)上的N型阴极扩散层(10A、11B)；按照包围所述第一及所述第二阳极扩散层且向所述阴极扩散层侧延伸的方式在所述外延层(3)上形成的P型第三阳极扩散层(9A)；所述第一、第二及第三阳极扩散层上形成的肖特基势垒用金属层(14)。
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公开(公告)号：CN101442073A
公开(公告)日：2009-05-27
申请号：CN200710306670.6
申请日：2007-11-23
IPC: H01L29/78 , H01L29/06 , H01L27/088 , H01L21/336 , H01L21/8234
Abstract: 一种在含有DMOS晶体管的半导体器件中，减小芯片面积且导通电阻低、电流驱动能力高的DMOS晶体管。在N型外延层(2)的表面上形成相反导电类型(P型)的P+W层(4)，在该P+W层(4)内形成DMOS晶体管(50)。用P+W层(4)使外延层(2)与漏极区域绝缘。由此，就能够在用绝缘分离层(15)包围的一个区域内混载DMOS晶体管和其它的器件元件。此外，在栅极(6)下方的P+W层(4)的表面区域中形成N型FN层(20)。形成与栅极(6)的漏极层(12)侧的端部相邻接的N+D层(23)。此外，在漏极层(12)的接触区域的下方，形成比漏极层(12)更深的P型杂质层(P+D层(22)、FP层(24))。
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公开(公告)号：CN101026192A
公开(公告)日：2007-08-29
申请号：CN200710084957.9
申请日：2007-02-17
Applicant: 三洋电机株式会社
IPC: H01L29/78 , H01L21/336
CPC classification number: H01L29/7835 , H01L29/086 , H01L29/0878 , H01L29/0886 , H01L29/402 , H01L29/66659
Abstract: 本发明提供一种高耐压MOS晶体管，其具有高的栅极耐压和高的源极－漏极耐压，并且具有低的接通电阻。其在外延硅层(2)上，经由LOCOS膜(4)形成栅极电极(5)。在LOCOS膜(4)的左侧形成P型第一漂移层(6)，在LOCOS膜(4)的右侧的外延硅层(2)表面上，与第一漂移层(6)相向，且在其间夹着栅极电极(5)而配置P+型源极层(7)。形成有比第一漂移层(6)更深地向外延硅层(2)中扩散、并从第一漂移层(6)下方向LOCOS膜(4)的左侧下方延伸的P型第二漂移层(9)。在LOCOS膜(4)的左端下方的第二漂移层(9)的下部形成有凹部R。
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公开(公告)号：CN101026191A
公开(公告)日：2007-08-29
申请号：CN200710084951.1
申请日：2007-02-17
Applicant: 三洋电机株式会社
IPC: H01L29/78 , H01L21/336
CPC classification number: H01L29/0878 , H01L29/0688 , H01L29/0847 , H01L29/404 , H01L29/66659 , H01L29/7835
Abstract: 本发明涉及一种高耐压MOS晶体管，其具有300V左右的高的源极－漏极耐压Bvds，并且具有低的接通电阻。形成有从源极层(55)侧向栅极电极(54)下方延伸的N型体层(63)。形成有比第一漂移层(65)更深地扩散到外延半导体层(51)中，并从第一漂移层(65)的下方向栅极电极(54)的下方延伸，在该栅极电极(54)的下方与体层(63)形成PN结的P型第二漂移层(64)。该第二漂移层(64)和源极层(55)之间的体层(63)的表面成为沟道区域(CH2)。第一漂移层(65)形成为从容易产生电场集中的栅极电极(54)的左端部(E1)离开。
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公开(公告)号：CN101026192B
公开(公告)日：2010-06-16
申请号：CN200710084957.9
申请日：2007-02-17
Applicant: 三洋电机株式会社
IPC: H01L29/78 , H01L21/336
CPC classification number: H01L29/7835 , H01L29/086 , H01L29/0878 , H01L29/0886 , H01L29/402 , H01L29/66659
Abstract: 本发明提供一种高耐压MOS晶体管，其具有高的栅极耐压和高的源极-漏极耐压，并且具有低的接通电阻。其在外延硅层(2)上，经由LOCOS膜(4)形成栅极电极(5)。在LOCOS膜(4)的左侧形成P型第一漂移层(6)，在LOCOS膜(4)的右侧的外延硅层(2)表面上，与第一漂移层(6)相向，且在其间夹着栅极电极(5)而配置P+型源极层(7)。形成有比第一漂移层(6)更深地向外延硅层(2)中扩散、并从第一漂移层(6)下方向LOCOS膜(4)的左侧下方延伸的P型第二漂移层(9)。在LOCOS膜(4)的左端下方的第二漂移层(9)的下部形成有凹部R。
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