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公开(公告)号：CN1175710C
公开(公告)日：2004-11-10
申请号：CN00129299.4
申请日：2000-10-08
CPC classification number: H04R19/005 , H04R19/04
Abstract: 本发明的课题在于防止在半导体驻极体电容话筒中使用的半导体衬底上形成的电子电路的误操作。在半导体衬底11上形成固定电极层12，通过衬垫14设置了振动膜16。将振动膜16的尺寸形成得比固定电极层12的尺寸大，由于将振动膜16作为一种结构要产生寄生电容，故在其间配置屏蔽金属33。
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公开(公告)号：CN100393175C
公开(公告)日：2008-06-04
申请号：CN00129300.1
申请日：2000-10-08
CPC classification number: H04R19/005 , H04R19/04
Abstract: 本发明的课题在于，在使电容话筒一体化用的半导体装置中，防止因不需要的光的入射引起的电路的误操作。在半导体衬底11上形成固定电极层12，利用形成各电路元件的电极布线32在其周边的电路元件区50上构成集成电路网。用屏蔽金属17覆盖电路元件的上方。在钝化膜35上的多个部位上配置衬垫20。在电路元件区50与固定电极层区52之间的区域上形成虚设岛18。对虚设岛18施加电源电位VCC，对P+分离区23施加接地电位GND。
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公开(公告)号：CN1291066A
公开(公告)日：2001-04-11
申请号：CN00129300.1
申请日：2000-10-08
CPC classification number: H04R19/005 , H04R19/04
Abstract: 本发明的课题在于,在使电容话筒一体化用的半导体装置中,防止因不需要的光的入射引起的电路的误操作。在半导体衬底11上形成固定电极层12,利用形成各电路元件的电极布线32在其周边的电路元件区50上构成集成电路网。用屏蔽金属17覆盖电路元件的上方。在钝化膜35上的多个部位上配置衬垫20。在电路元件区50与固定电极层区52之间的区域上形成虚设岛18。对虚设岛18施加电源电位VCC,对P+分离区23施加接地电位GND。
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公开(公告)号：CN1289220A
公开(公告)日：2001-03-28
申请号：CN00128754.0
申请日：2000-09-15
CPC classification number: H04R7/16 , H04R19/005 , H04R19/04
Abstract: 本发明的课题在于增大半导体驻极体电容话筒的电容值、使振动膜容易振动,同时防止制造成本的上升。在半导体衬底11上形成固定电极层12,在衬垫14上设置了振动膜16。该振动膜16被配置成从半导体衬底11的端部伸出,电极焊区20～23被配置成从振动膜16露出。
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公开(公告)号：CN1291065A
公开(公告)日：2001-04-11
申请号：CN00129299.4
申请日：2000-10-08
CPC classification number: H04R19/005 , H04R19/04
Abstract: 本发明的课题在于防止在半导体驻极体电容话筒中使用的半导体衬底上形成的电子电路的误操作。在半导体衬底11上形成固定电极层12,通过衬垫14设置了振动膜16。将振动膜16的尺寸形成得比固定电极层12的尺寸大,由于将振动膜16作为一种结构要产生寄生电容,故在其间配置屏蔽金属33。
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Patent Agency Ranking
公开(公告)号：CN1189061C
公开(公告)日：2005-02-09
申请号：CN00128754.0
申请日：2000-09-15
CPC classification number: H04R7/16 , H04R19/005 , H04R19/04
Abstract: 本发明的课题在于增大半导体驻极体电容话筒的电容值、使振动膜容易振动，同时防止制造成本的上升。在半导体衬底11上形成固定电极层12，在衬垫14上设置了振动膜16。该振动膜16被配置成从半导体衬底11的端部伸出，电极焊区20～23被配置成从振动膜16露出。
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公开(公告)号：CN100431153C
公开(公告)日：2008-11-05
申请号：CN01133842.3
申请日：2001-12-25
Applicant: 三洋电机株式会社
CPC classification number: H01L29/66272 , H01L27/0664 , H01L29/0821 , H01L29/8611
Abstract: 本发明的目的是在内装适用于输出晶体管保护的消弧二极管的半导体集成电路装置中对使二极管元件截止时的耐压大幅度地提高的二极管元件进行高效率的集成化。在该半导体集成电路装置中，通过使形成为正极区域的P+型第1埋入层35和形成为负极区域的N+型扩散区域41在深度方向上隔开形成，当在二极管元件21上施加了反向偏置电压时，可以在由PN结的第1和第2外延层25、26构成的N型区域上得到宽幅的过渡层形成区域并由所形成的该过渡层确保耐压，从而能够抑制由击穿电流造成的内部元件损坏。
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公开(公告)号：CN1604329A
公开(公告)日：2005-04-06
申请号：CN200410082581.4
申请日：2004-09-21
Applicant: 三洋电机株式会社
IPC: H01L27/06
CPC classification number: H01L27/0826 , H01L21/8224 , H01L27/0821
Abstract: 本发明提供一种半导体集成电路装置。在本发明的半导体集成电路装置(1)中，在构成小信号部(2)的岛区域(8、9)中，在衬底(4)和外延层(5)之间形成N型的埋入扩散区域(29)。由此，在构成小信号部(2)的岛区域(8、9)中，实际上，在施加电源电位的N型的埋入扩散区域(29)中区分衬底(4)和第一外延层(5)。其结果，可以防止由于电机的反电动势而从功率NPN晶体管(3)产生的自由载流子(电子)流入小信号部(2)，并防止小信号部(2)的误动作。
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公开(公告)号：CN1341968A
公开(公告)日：2002-03-27
申请号：CN01137074.2
申请日：2001-09-07
Applicant: 三洋电机株式会社
IPC: H01L27/082 , H01L21/8222
CPC classification number: H01L21/84 , H01L21/76264 , H01L21/76297 , H01L21/8228 , H01L27/1203
Abstract: 提供一种用于在NPN晶体管与纵型PNP晶体管的介质隔离式互补型双极晶体管中实现晶体管的高耐压化的半导体集成电路装置及其制造方法。在本发明的半导体集成电路装置及其制造方法中,当形成半导体集成电路装置的集电极区域32、33时,通过层叠4层外延层,形成具有能够耐受高压的层厚的集电极区域32、33。另外,为了减低两个晶体管21和22的相互干扰产生的影响并减低寄生晶体管的发生,在V沟槽蚀刻中蚀刻到更深的部位,并通过多晶硅42在两者之间实现了介质隔离。
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公开(公告)号：CN1341961A
公开(公告)日：2002-03-27
申请号：CN01135723.1
申请日：2001-09-07
Applicant: 三洋电机株式会社
IPC: H01L21/822 , H01L21/331
CPC classification number: H01L21/76297 , H01L21/76264 , H01L21/8228 , H01L21/84 , H01L27/1203
Abstract: 本发明在NPN晶体管和纵型PNP晶体管的介质隔离型的互补型双极型晶体管中提供实现晶体管的高耐压化用的一种半导体集成电路装置的制造方法。在形成本发明的半导体集成电路装置的集电区和集电极引出区时,在每个外延层中同时形成集电区的埋入层和集电极引出区的埋入层。然后,使各自的埋入层扩散并使其连接,刻蚀成V槽型。由此,同时形成已被厚膜化的集电区和集电极引出区,实现了高耐压化的半导体集成电路装置。
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