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公开(公告)号：CN108573972A
公开(公告)日：2018-09-25
申请号：CN201810189474.3
申请日：2018-03-08
Applicant: 三星电子株式会社
IPC: H01L27/115 , H01L27/11582 , H01L27/11556
Abstract: 提供一种三维半导体器件及其形成方法。三维半导体器件包括：基板，包括第一区域和第二区域；第一主分离图案和第二主分离图案，设置在基板上并交叉第一区域和第二区域；栅电极，设置在第一主分离图案与第二主分离图案之间并且形成堆叠栅极组，栅电极顺序地堆叠在第一区域上并且在从第一区域到第二区域的方向上延伸；以及至少一个次分离图案，设置在第二区域上、设置在第一主分离图案与第二主分离图案之间、并且穿透设置在第二区域上的栅电极。栅电极包括在第二区域上的焊盘部分，焊盘部分比设置在第一区域上的栅电极更厚并与至少一个次分离图案接触。
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公开(公告)号：CN110718260B
公开(公告)日：2024-11-08
申请号：CN201910248608.9
申请日：2019-03-29
Applicant: 三星电子株式会社
Abstract: 公开了一种非易失性存储装置及其写入数据、擦除数据的方法。在非易失性存储装置的写入数据的方法中，所述非易失性存储装置包括多个单元串，所述多个单元串中的每一个单元串包括沿垂直方向布置的多个存储单元。编程目标页被划分为多个子页。编程目标页与多个字线中的一个字线连接。所述多个子页中的每一个子页包括彼此物理上间隔开的存储单元。对所述多个子页顺序地执行编程操作。对包括所述多个子页的编程目标页同时执行编程验证操作。
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公开(公告)号：CN110349961B
公开(公告)日：2024-07-12
申请号：CN201910242203.4
申请日：2019-03-28
Applicant: 三星电子株式会社
Abstract: 本发明提供了一种三维半导体存储器件及其制造方法。所述三维半导体存储器件包括：多个电极结构，所述多个电极结构设置在衬底上并在一个方向上彼此平行地延伸，多个电极结构中的每一个电极结构包括在所述衬底上交替堆叠的电极和绝缘层；多个垂直结构，所述多个垂直结构穿透所述多个电极结构；以及电极分隔结构，所述电极分隔结构设置在所述多个电极结构中彼此相邻的两个电极结构之间。每个所述电极包括：与所述电极分隔结构相邻的外部部分；以及与所述多个垂直结构相邻的内部部分，其中所述外部部分的厚度小于所述内部部分的厚度。
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公开(公告)号：CN110112137B
公开(公告)日：2023-06-23
申请号：CN201910417752.0
申请日：2016-05-17
Applicant: 三星电子株式会社
Abstract: 提供了一种具有虚设通道区的垂直存储装置，所述存储装置包括：第一基底；第二基底，位于第一基底上；栅电极层和绝缘层，堆叠在第二基底的上表面上；多个第一通道区和多个第二通道区，多个第一通道区位于第一子单元阵列区中，多个第二通道区位于第二子单元阵列区中，第一通道区和第二通道区中的每个在与第二基底的上表面垂直的第一方向上延伸以穿过栅电极层和绝缘层中的至少一些；以及分隔绝缘层，设置在第一子单元阵列区和第二子单元阵列区之间，分隔绝缘层在与第二基底的上表面平行的第二方向上延伸，其中，设置在分隔绝缘层的第一侧上的至少两个第一通道区和设置在分隔绝缘层的第二侧上的至少两个第二通道区是位线未连接到其上的虚设通道区。
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Patent Agency Ranking
公开(公告)号：CN108231786B
公开(公告)日：2023-03-28
申请号：CN201710779508.X
申请日：2017-09-01
Applicant: 三星电子株式会社
Abstract: 提供了一种垂直半导体装置。垂直半导体装置包括：多个层间绝缘层图案，在基底上彼此间隔开并在垂直方向上被堆叠；多个导电层图案，布置在所述多个层间绝缘层图案之间并且均具有倒圆的端部，其中，导电层图案中的至少一个导电层图案被构造为从每个层间绝缘层图案的一个侧壁延伸并且包括焊盘区，焊盘区包括被构造为从至少一个导电层图案的表面突出的凸起焊盘部分；上层间绝缘层，覆盖多个层间绝缘层图案和多个导电层图案；接触插塞，被构造为穿透上层间绝缘层以与至少一个导电层图案的凸起焊盘部分接触。
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公开(公告)号：CN110718260A
公开(公告)日：2020-01-21
申请号：CN201910248608.9
申请日：2019-03-29
Applicant: 三星电子株式会社
Abstract: 公开了一种非易失性存储装置及其写入数据、擦除数据的方法。在非易失性存储装置的写入数据的方法中，所述非易失性存储装置包括多个单元串，所述多个单元串中的每一个单元串包括沿垂直方向布置的多个存储单元。编程目标页被划分为多个子页。编程目标页与多个字线中的一个字线连接。所述多个子页中的每一个子页包括彼此物理上间隔开的存储单元。对所述多个子页顺序地执行编程操作。对包括所述多个子页的编程目标页同时执行编程验证操作。
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公开(公告)号：CN110634881A
公开(公告)日：2019-12-31
申请号：CN201910278428.5
申请日：2019-04-09
Applicant: 三星电子株式会社
IPC: H01L27/1157 , H01L27/11582
Abstract: 提供一种垂直半导体装置，所述垂直半导体装置包括导电图案结构、存储器层、柱结构以及第二绝缘图案和第三绝缘图案。导电图案结构包括导电图案和绝缘层，并且可包括在第一方向上延伸的第一部分和从第一部分的侧壁突出的第二部分。导电图案结构布置在与第一方向垂直的第二方向上以在其间形成沟槽。存储器层形成在导电图案结构的侧壁上。沟槽中的均包括形成在存储器层上的沟道图案和第一绝缘图案的柱结构在第一方向上彼此分隔开。第二绝缘图案形成在柱结构之间。第三绝缘图案形成在一些柱结构之间并且具有与第二绝缘图案的形状不同的形状。
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公开(公告)号：CN110112137A
公开(公告)日：2019-08-09
申请号：CN201910417752.0
申请日：2016-05-17
Applicant: 三星电子株式会社
IPC: H01L27/11582 , H01L27/11556
Abstract: 提供了一种具有虚设通道区的垂直存储装置，所述存储装置包括：第一基底；第二基底，位于第一基底上；栅电极层和绝缘层，堆叠在第二基底的上表面上；多个第一通道区和多个第二通道区，多个第一通道区位于第一子单元阵列区中，多个第二通道区位于第二子单元阵列区中，第一通道区和第二通道区中的每个在与第二基底的上表面垂直的第一方向上延伸以穿过栅电极层和绝缘层中的至少一些；以及分隔绝缘层，设置在第一子单元阵列区和第二子单元阵列区之间，分隔绝缘层在与第二基底的上表面平行的第二方向上延伸，其中，设置在分隔绝缘层的第一侧上的至少两个第一通道区和设置在分隔绝缘层的第二侧上的至少两个第二通道区是位线未连接到其上的虚设通道区。
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公开(公告)号：CN101165879B
公开(公告)日：2011-12-07
申请号：CN200710181862.9
申请日：2007-10-19
Applicant: 三星电子株式会社
IPC: H01L21/8247 , H01L21/768 , H01L27/115 , H01L23/522
CPC classification number: H01L21/823462 , H01L21/823456 , H01L21/823475 , H01L27/105 , H01L27/11526 , H01L27/11529 , H01L27/11546 , Y10S257/903
Abstract: 公开了一种非易失性存储器件及其形成方法。一种存储器件包括具有单元区、低压区以及高压区的衬底。接地选择晶体管、串选择晶体管以及单元晶体管位于单元区中，低压晶体管位于低压区中，以及高压晶体管位于高压区中。公共源极接触件位于接地选择晶体管上，以及低压接触件位于低压晶体管上。位线接触件位于串选择晶体管上，高压接触件位于高压晶体管上，以及位线位于位线接触件上。第一绝缘层位于衬底上，以及第二绝缘层位于第一绝缘层上。公共源极接触件和第一低压接触件延伸到第一绝缘层的高度，以及位线接触件和第一高压接触件延伸到第二绝缘层的高度。
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