公开(公告)号：CN107359139A

公开(公告)日：2017-11-17

申请号：CN201710640946.8

申请日：2012-07-19

Applicant: 瑞萨电子株式会社

Inventor： 富田和朗

IPC: H01L23/00 ,  H01L23/31 ,  H01L23/488 ,  H01L23/58

Abstract: 本发明提供一种半导体装置。半导体装置具有元件形成区域和在俯视时包围元件形成区域的保护环区域，具有：保护环，在最上部包含形成于保护环区域的保护环用最上层导电层；钝化膜，形成于保护环区域和元件形成区域；以及第1感光性有机绝缘膜，形成为覆盖钝化膜，在钝化膜的表面，在比保护环用最上层导电层靠元件形成区域侧即靠内周侧形成有阶梯部，而且钝化膜的表面在比阶梯部靠内周侧低于保护环用最上层导电层正上方，第1感光性有机绝缘膜具有相比阶梯部位于外周侧的外周端缘，第1感光性有机绝缘膜的表面在比阶梯部靠内周侧低于保护环用最上层导电层正上方，外周端缘位于保护环用最上层导电层的正上方。

公开(公告)号：CN102208360B

公开(公告)日：2015-04-08

申请号：CN201110075856.1

申请日：2011-03-23

Applicant: 瑞萨电子株式会社

Inventor： 米仓和贤 ,  富田和朗

IPC: H01L21/768

CPC classification number: H01L21/76835 ,  H01L21/0332 ,  H01L21/31144 ,  H01L21/76808 ,  H01L21/7681 ,  H01L21/76829 ,  H01L23/53238 ,  H01L23/5329 ,  H01L23/53295 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 提供半导体器件的制造方法，它能够精确控制布线沟槽图案的深度，并且能够抑制对布线沟槽图案的损坏。在扩散阻止膜之上依次叠置第二低介电常数膜、第三低介电常数膜和用作掩膜层的膜。蚀刻用作掩膜层的膜，并且形成其底部由第三低介电常数膜的表面制成的布线沟槽图案。通过灰化去除第一抗蚀剂掩膜。使用掩膜层的布线沟槽图案形成布线沟槽，从而使沟槽的底部由第二低介电常数膜构成。通过CMP方法去除从铜金属的顶部表面到第三低介电常数膜的层。每一个低介电常数膜的介电常数都低于FSG的介电常数，并且第二低介电常数膜的介电常数低于第三低介电常数膜的介电常数。

公开(公告)号：CN107359139B

公开(公告)日：2019-11-12

申请号：CN201710640946.8

申请日：2012-07-19

Applicant: 瑞萨电子株式会社

Inventor： 富田和朗

IPC: H01L23/00 ,  H01L23/31 ,  H01L23/488 ,  H01L23/58

Abstract: 本发明提供一种半导体装置。半导体装置具有元件形成区域和在俯视时包围元件形成区域的保护环区域，具有：保护环，在最上部包含形成于保护环区域的保护环用最上层导电层；钝化膜，形成于保护环区域和元件形成区域；以及第1感光性有机绝缘膜，形成为覆盖钝化膜，在钝化膜的表面，在比保护环用最上层导电层靠元件形成区域侧即靠内周侧形成有阶梯部，而且钝化膜的表面在比阶梯部靠内周侧低于保护环用最上层导电层正上方，第1感光性有机绝缘膜具有相比阶梯部位于外周侧的外周端缘，第1感光性有机绝缘膜的表面在比阶梯部靠内周侧低于保护环用最上层导电层正上方，外周端缘位于保护环用最上层导电层的正上方。

公开(公告)号：CN103765574B

公开(公告)日：2017-06-30

申请号：CN201180073006.6

申请日：2011-08-24

Applicant: 瑞萨电子株式会社

Inventor： 富田和朗 ,  山田圭一

IPC: H01L21/822 ,  H01L21/3205 ,  H01L23/52 ,  H01L27/04

CPC classification number: H01L23/5223 ,  H01L23/5222 ,  H01L23/5286 ,  H01L23/585 ,  H01L27/016 ,  H01L27/0248 ,  H01L27/0805 ,  H01L28/40 ,  H01L28/60 ,  H01L28/75 ,  H01L28/82 ,  H01L28/86 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 在半导体装置（SD）中，在下部电极（LEL）上介有电介体膜（DEC），而形成有平板状的上部电极（UEL）。由下部电极（LEL）、电介体膜（DEC）以及上部电极（UEL）构成MIM电容器（MCA）。在其之间不介有保护环，且都隔开相同的间隔（D1）配置有相互相邻的一个上部电极（UEL）和其他上部电极（UEL）。隔开与间隔（D1）相同的间隔配置有位于最外周的上部电极（UEL）与位于其外侧的保护环（GR）。

公开(公告)号：CN104919569A

公开(公告)日：2015-09-16

申请号：CN201380070170.0

申请日：2013-01-11

Applicant: 瑞萨电子株式会社

Inventor： 富田和朗

IPC: H01L21/027

CPC classification number: H01L23/585 ,  H01L23/3114 ,  H01L23/3157 ,  H01L23/5226 ,  H01L23/528 ,  H01L23/5283 ,  H01L23/53295 ,  H01L23/564 ,  H01L2224/0401 ,  H01L2224/05548 ,  H01L2224/05567 ,  H01L2224/13022 ,  H01L2924/00014 ,  H01L2924/13091 ,  H01L2924/00 ,  H01L2224/13099

Abstract: 半导体装置(SC)为一个芯片区域通过分割曝光而形成的半导体装置。层间绝缘膜(II2～II6)在元件形成区域中具有通路(VH1～VH5)和布线槽(IT1～IT5)，且在保护环区域中具有保护环用孔(GH2～GH6)。布线用导电层(CL1～CL5)形成在通路(VH1～VH5)和布线槽(IT1～IT5)内。保护环用导电层(GRP2～GRP6)形成在保护环用孔(GH2～GH6)内。保护环用导电层(GRP3～GRP6)的宽度的最小尺寸(D2A～D5A)比通路(VH2～VH5)内的布线用导电层(CL2～CL5)的宽度的最小尺寸(D2B～D5B)大。

公开(公告)号：CN204885144U

公开(公告)日：2015-12-16

申请号：CN201520223852.7

申请日：2015-04-14

Applicant: 瑞萨电子株式会社

Inventor： 富田和朗 ,  竹若博基

IPC: H01L23/488

CPC classification number: H01L23/562 ,  H01L21/4825 ,  H01L21/565 ,  H01L21/78 ,  H01L22/12 ,  H01L22/32 ,  H01L23/3114 ,  H01L23/3192 ,  H01L23/49503 ,  H01L23/4952 ,  H01L23/49562 ,  H01L23/544 ,  H01L24/02 ,  H01L24/03 ,  H01L24/05 ,  H01L24/06 ,  H01L24/09 ,  H01L24/45 ,  H01L24/46 ,  H01L2223/54486 ,  H01L2224/02166 ,  H01L2224/04042 ,  H01L2224/05552 ,  H01L2224/05553 ,  H01L2224/05567 ,  H01L2224/06133 ,  H01L2224/06155 ,  H01L2224/45144 ,  H01L2224/48091 ,  H01L2224/48247 ,  H01L2224/4905 ,  H01L2924/13091 ,  H01L2924/181 ,  H01L2924/00 ,  H01L2924/00014 ,  H01L2924/00012

Abstract: 本实用新型提供一种半导体器件及其制造方法，能够提高半导体器件的可靠性。实施方式中的特征点在于：在焊盘(PD)与引出布线部(DWU)的连接部位设置有倾斜部(SLP)。由此，能够抑制在通过表面保护膜(PAS)将焊盘(PD)的一部分覆盖的覆盖区域产生裂纹。