公开(公告)号：CN1233073A

公开(公告)日：1999-10-27

申请号：CN99105785.6

申请日：1999-04-15

Applicant: 日本电气株式会社

Inventor： 松原义久

IPC: H01L21/768 ,  H01L21/28 ,  H01L23/52

CPC classification number: H01L21/76858 ,  H01L21/76843 ,  H01L21/76846 ,  H01L21/76849 ,  H01L21/7685 ,  H01L21/76855 ,  H01L21/76877 ,  H01L23/53238 ,  H01L24/11 ,  H01L2224/05147 ,  H01L2224/056 ,  H01L2224/13099 ,  H01L2924/01004 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01013 ,  H01L2924/01015 ,  H01L2924/01018 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01039 ,  H01L2924/01047 ,  H01L2924/01061 ,  H01L2924/01073 ,  H01L2924/01075 ,  H01L2924/01078 ,  H01L2924/01082 ,  H01L2924/014 ,  H01L2924/04953 ,  H01L2924/13091 ,  H01L2924/14 ,  H01L2924/00 ,  H01L2924/00014

Abstract: 一种半导体器件,其改进了用做阻挡金属膜的钽基金属与铜掩埋布线之间的粘附性,从而防止铜掩埋布线剥落。在为层间绝缘膜的掩埋布线设计的沟槽中形成膜厚为200—500埃的钽膜和膜厚为1.1—1.55μm的铜掩埋布线。铜掩埋布线通过将膜厚为0.08—0.12μm的铜薄膜和膜厚为1.0—1.5μm的铜厚膜堆叠在一起形成。另外在钽膜和铜掩埋布线之间形成厚度为约20埃的非晶态金属膜。另外还在钽膜和表面保护膜和层间绝缘膜的每个之间形成膜厚为约几个埃的氧化钽膜。

公开(公告)号：CN1198002A

公开(公告)日：1998-11-04

申请号：CN98108828.7

申请日：1998-04-02

Applicant: 日本电气株式会社

Inventor： 松原义久 ,  远藤和彦

IPC: H01L21/31 ,  H01L21/3205 ,  H01L21/324 ,  H01L21/768

CPC classification number: H01L21/32051 ,  H01L23/53223 ,  H01L23/5329 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 在非晶氟化碳膜与金属之间的界面放置诸如氮化钛高熔点含氮金属膜。由于高熔点含氮金属膜的防止氟扩散的功能,得到的结构能防止加热处理时诸如金属与氟反应等问题,也可以解决金属膜的塌下或膨胀。另外,在制造步骤中可以引入热处理步骤,所以可以完成实用的由低介电常数非晶碳构成的多层布线结构的LSI制备工艺。

公开(公告)号：CN1227413A

公开(公告)日：1999-09-01

申请号：CN99100787.5

申请日：1999-03-01

Applicant: 日本电气株式会社

Inventor： 松原义久 ,  井口学 ,  伊藤信和 ,  铃木三惠子 ,  土屋泰章

IPC: H01L23/52 ,  H01L21/3205 ,  H01L21/302

CPC classification number: H01L21/76843 ,  H01L21/2855 ,  H01L21/3212 ,  H01L21/763 ,  H01L21/7684

Abstract: 一种半导体器件，包括半导体基片(1)，形成于半导体基片(1)上具有至少一个沟槽或孔(5)的绝缘层(4)，覆盖于沟槽或孔(5)的内壁的阻挡金属层(6)，至少一层导电层(7)形成于阻挡金属层(6)上，填充沟槽或孔(5)，其中设X代表具有最大布线长度的导电层(7)中的沟槽或孔(5)的最大深度，Y代表导电层(7)的厚度，Y比X的比率(X/Y)被设定为小于或等于0.1。该半导体器件能够避免在导电膜(7)中出现碟状凹陷。

公开(公告)号：CN1219771A

公开(公告)日：1999-06-16

申请号：CN98123315.5

申请日：1998-12-08

Applicant: 日本电气株式会社

Inventor： 松原义久 ,  河田将人

IPC: H01L27/10 ,  H01L27/105 ,  H01L21/822

CPC classification number: H01L27/11526 ,  H01L27/105 ,  H01L27/11543 ,  H01L27/11546

Abstract: 一种半导体器件,可以减少外围电路中MOSFET源/漏区的薄层电阻,而不会降低非易失性半导体存储单元的数据写速度。该器件包括在同一衬底上形成的非易失性存储单元和外围电路。非易失性存储单元由具有第一导电类型的第一组MOSFET形成,外围电路包括第一导电类型的第二组MOSFET,第一组MOSFET中的每一个都设有一个栅电极,其具有用于数据储存的浮置栅和基本没有硅化物膜的源/漏区。

公开(公告)号：CN1201264A

公开(公告)日：1998-12-09

申请号：CN98102022.4

申请日：1998-05-28

Applicant: 日本电气株式会社

Inventor： 松原义久

IPC: H01L29/78 ,  H01L21/336 ,  H01L21/31 ,  H01L21/322

CPC classification number: H01L23/564 ,  H01L23/3192 ,  H01L2924/0002 ,  H01L2924/13091 ,  H01L2924/00

Abstract: 一种半导体器件包括设置在硅衬底上的一对扩散区。其中该扩散区用作为源和漏区。另外,在硅衬底上的扩散层或区之间形成栅极氧化膜。而且,在栅极氧化膜上设置栅极。此外,在硅衬底上形成金刚石类碳层以覆盖至少栅极氧化膜。通过这种结构,金刚石类碳层能防止水扩散进入栅极氧化膜。