公开(公告)号：CN112054051A

公开(公告)日：2020-12-08

申请号：CN202010489639.6

申请日：2020-06-02

Applicant: 三菱电机株式会社

Inventor： 高野和丰 ,  中村浩之

IPC: H01L29/06 ,  H01L29/40 ,  H01L29/423 ,  H01L27/06

Abstract: 得到能够实现IGBT的损耗改善，并且抑制耐压下降的半导体装置。半导体装置(1)具有IGBT区域(16)以及MOSFET区域(17)。在MOSFET区域(17)形成的多个沟道掺杂P层(115)具有侧面与在IGBT区域(16)及MOSFET区域(17)之间形成的边界沟槽栅极(107e)接触的沟槽相邻沟道掺杂P层(115t)。沟槽相邻沟道掺杂P层(115t)的形成深度被设定得比边界沟槽栅极(107e)的形成深度深。在MOSFET区域(17)，包含沟道掺杂P层(115)的沟道区域、层间氧化膜(110)的栅极绝缘膜及成为平面栅极的栅极多晶硅(121)而构成N型的平面构造的MOSFET。

公开(公告)号：CN104821292B

公开(公告)日：2018-02-13

申请号：CN201510050184.7

申请日：2015-01-30

Applicant: 三菱电机株式会社

Inventor： 吉田拓弥 ,  高野和丰

IPC: H01L21/78 ,  H01L21/66

CPC classification number: H01L22/14 ,  H01L21/3043 ,  H01L21/78 ,  H01L22/20 ,  H01L22/34

Abstract: 本发明得到一种半导体装置的制造方法，其能够减少由来自切割区域侧的削片、裂纹引起的耐压劣化不良，能够无需在在线检查之后，将测定用电极蚀刻去除。将半导体装置(2)的P型基极层(5)和在线检查用监视器(15)的P型层(16)同时地形成。在P型基极层(5)以及P型层(16)上同时形成铝层(11)。在P型层(16)上，将铝层(11)的至少一部分去除。在切割半导体晶片(1)时，在P型层(16)上，利用切割刀片(20)将去除了铝层11的部分切断。

公开(公告)号：CN104821292A

公开(公告)日：2015-08-05

申请号：CN201510050184.7

申请日：2015-01-30

Applicant: 三菱电机株式会社

Inventor： 吉田拓弥 ,  高野和丰

IPC: H01L21/78 ,  H01L21/66

CPC classification number: H01L22/14 ,  H01L21/3043 ,  H01L21/78 ,  H01L22/20 ,  H01L22/34

Abstract: 本发明得到一种半导体装置的制造方法，其能够减少由来自切割区域侧的削片、裂纹引起的耐压劣化不良，能够无需在在线检查之后，将测定用电极蚀刻去除。将半导体装置(2)的P型基极层(5)和在线检查用监视器(15)的P型层(16)同时地形成。在P型基极层(5)以及P型层(16)上同时形成铝层(11)。在P型层(16)上，将铝层(11)的至少一部分去除。在切割半导体晶片(1)时，在P型层(16)上，利用切割刀片(20)将去除了铝层11的部分切断。

公开(公告)号：CN112054051B

公开(公告)日：2024-06-04

申请号：CN202010489639.6

申请日：2020-06-02

Applicant: 三菱电机株式会社

Inventor： 高野和丰 ,  中村浩之

IPC: H01L29/06 ,  H01L29/40 ,  H01L29/423 ,  H01L27/06

Abstract: 得到能够实现IGBT的损耗改善，并且抑制耐压下降的半导体装置。半导体装置(1)具有IGBT区域(16)以及MOSFET区域(17)。在MOSFET区域(17)形成的多个沟道掺杂P层(115)具有侧面与在IGBT区域(16)及MOSFET区域(17)之间形成的边界沟槽栅极(107e)接触的沟槽相邻沟道掺杂P层(115t)。沟槽相邻沟道掺杂P层(115t)的形成深度被设定得比边界沟槽栅极(107e)的形成深度深。在MOSFET区域(17)，包含沟道掺杂P层(115)的沟道区域、层间氧化膜(110)的栅极绝缘膜及成为平面栅极的栅极多晶硅(121)而构成N型的平面构造的MOSFET。

公开(公告)号：CN109478561B

公开(公告)日：2022-05-13

申请号：CN201680087689.3

申请日：2016-07-20

Applicant: 三菱电机株式会社

Inventor： 高野和丰 ,  松尾一成 ,  平尾柾宜 ,  八寻淳二

IPC: H01L29/739 ,  H01L21/304 ,  H01L21/336 ,  H01L27/04 ,  H01L29/12 ,  H01L29/78

Abstract: 本发明涉及的半导体装置具备：基板，其具有单元部、包围单元部的终端部；表面构造，其设置于基板之上；以及背面电极，其设置于基板的背面，表面构造在单元部的上部具有向上方凸出的凸部，单元部的至少一部分比终端部薄。

公开(公告)号：CN109478561A

公开(公告)日：2019-03-15

申请号：CN201680087689.3

申请日：2016-07-20

Applicant: 三菱电机株式会社

Inventor： 高野和丰 ,  松尾一成 ,  平尾柾宜 ,  八寻淳二

IPC: H01L29/739 ,  H01L21/304 ,  H01L21/336 ,  H01L27/04 ,  H01L29/12 ,  H01L29/78

Abstract: 本发明涉及的半导体装置具备：基板，其具有单元部、包围单元部的终端部；表面构造，其设置于基板之上；以及背面电极，其设置于基板的背面，表面构造在单元部的上部具有向上方凸出的凸部，单元部的至少一部分比终端部薄。

公开(公告)号：CN103219364B

公开(公告)日：2016-06-15

申请号：CN201310001570.8

申请日：2013-01-04

Applicant: 三菱电机株式会社

Inventor： 高野和丰

IPC: H01L29/36 ,  H01L21/265

CPC classification number: H01L29/7811 ,  H01L21/2253 ,  H01L21/266 ,  H01L29/06 ,  H01L29/0615 ,  H01L29/0619 ,  H01L29/0638 ,  H01L29/0696 ,  H01L29/1095 ,  H01L29/36 ,  H01L29/42372 ,  H01L29/66333 ,  H01L29/66712 ,  H01L29/7395 ,  H01L29/7802

Abstract: 本发明提供能在不发生耐压下降或导通电阻增大的情况下提高雪崩耐量的半导体装置及其制造方法。在单元区域，在N－型漏极层（2）上设置有P－型基极层（5）。在中间区域，在N－型漏极层（2）上设置有（P）型基极层（6）。在P－型基极层（5）内设置有N+型源极区域（7）。栅极电极（8）隔着栅极绝缘膜（9）设置在被N－型漏极层（2）和N+型源极区域（7）夹持的沟道区域上。源极电极（10）连接于P－型基极层（5）和P型基极层（6）。栅极焊盘（11）在焊盘区域隔着绝缘膜（12）设置在N－型漏极层（2）上，与栅极电极（8）连接。P型基极层（6）的栅极焊盘（11）侧是杂质浓度梯度比P－型基极层（5）平缓的VLD（Variation Lateral Doping）结构。

公开(公告)号：CN104377235A

公开(公告)日：2015-02-25

申请号：CN201410514446.6

申请日：2008-02-20

Applicant: 三菱电机株式会社

Inventor： 凑忠玄 ,  高野和丰

IPC: H01L29/417 ,  H01L29/739 ,  H01L29/40 ,  H01L29/78 ,  H01L29/745 ,  H01L21/331 ,  H01L21/336

CPC classification number: H01L29/7813 ,  H01L29/0696 ,  H01L29/407 ,  H01L29/41741 ,  H01L29/41766 ,  H01L29/456 ,  H01L29/66348 ,  H01L29/66734 ,  H01L29/7393 ,  H01L29/7396 ,  H01L29/7397 ,  H01L29/7455

Abstract: 半导体衬底(1)在第一主表面具有槽(1b)。绝缘栅型场效应部包含形成在第一主表面的栅电极(12a)。电位固定用电极(12b)埋入槽(1b)内且具有在所述第一主表面上以宽度(w2)比槽(1b)的宽度(w1)大的方式伸出的伸出部。发射极形成在第一主表面上，与栅电极(12a)电绝缘且连接到电位固定用电极(12b)的伸出部的整个上表面上。这样可以得到能够通过抑制铝尖峰的产生而提高可靠性的半导体装置及其制造方法。