公开(公告)号：CN114597249A

公开(公告)日：2022-06-07

申请号：CN202111457673.6

申请日：2021-12-02

Applicant: 三菱电机株式会社

Inventor： 铃木健司 ,  原口友树 ,  南竹春彦 ,  星泰晖 ,  吉田拓弥 ,  纐缬英典 ,  宫田祐辅 ,  清井明

IPC: H01L29/06 ,  H01L29/739 ,  H01L21/331

Abstract: 本发明的目的在于提供能够容易地提高栅极耐压的半导体装置及其制造方法。本发明涉及的半导体装置具有：第1导电型的硅基板，其具有单元部和在俯视观察时将该单元部包围的末端部；第1导电型的发射极层，其设置于单元部的硅基板的表面；第2导电型的集电极层，其设置于单元部的硅基板的背面；第1导电型的漂移层，其设置于发射极层和集电极层之间；沟槽栅极，其是以从发射极层的表面到达漂移层的方式设置的；以及第2导电型的阱层，其设置于末端部的硅基板的表面，在单元部处晶体缺陷所包含的空位比在末端部处晶体缺陷所包含的空位少。

公开(公告)号：CN104821292B

公开(公告)日：2018-02-13

申请号：CN201510050184.7

申请日：2015-01-30

Applicant: 三菱电机株式会社

Inventor： 吉田拓弥 ,  高野和丰

IPC: H01L21/78 ,  H01L21/66

CPC classification number: H01L22/14 ,  H01L21/3043 ,  H01L21/78 ,  H01L22/20 ,  H01L22/34

Abstract: 本发明得到一种半导体装置的制造方法，其能够减少由来自切割区域侧的削片、裂纹引起的耐压劣化不良，能够无需在在线检查之后，将测定用电极蚀刻去除。将半导体装置(2)的P型基极层(5)和在线检查用监视器(15)的P型层(16)同时地形成。在P型基极层(5)以及P型层(16)上同时形成铝层(11)。在P型层(16)上，将铝层(11)的至少一部分去除。在切割半导体晶片(1)时，在P型层(16)上，利用切割刀片(20)将去除了铝层11的部分切断。

公开(公告)号：CN104821292A

公开(公告)日：2015-08-05

申请号：CN201510050184.7

申请日：2015-01-30

Applicant: 三菱电机株式会社

Inventor： 吉田拓弥 ,  高野和丰

IPC: H01L21/78 ,  H01L21/66

CPC classification number: H01L22/14 ,  H01L21/3043 ,  H01L21/78 ,  H01L22/20 ,  H01L22/34

Abstract: 本发明得到一种半导体装置的制造方法，其能够减少由来自切割区域侧的削片、裂纹引起的耐压劣化不良，能够无需在在线检查之后，将测定用电极蚀刻去除。将半导体装置(2)的P型基极层(5)和在线检查用监视器(15)的P型层(16)同时地形成。在P型基极层(5)以及P型层(16)上同时形成铝层(11)。在P型层(16)上，将铝层(11)的至少一部分去除。在切割半导体晶片(1)时，在P型层(16)上，利用切割刀片(20)将去除了铝层11的部分切断。

公开(公告)号：CN114566536A

公开(公告)日：2022-05-31

申请号：CN202111385011.2

申请日：2021-11-22

Applicant: 三菱电机株式会社

Inventor： 吉田拓弥 ,  铃木健司 ,  原口友树

IPC: H01L29/06 ,  H01L21/762 ,  H01L27/06 ,  H01L29/739 ,  H01L29/861

Abstract: 本发明涉及半导体装置及半导体装置的制造方法。提供改善能量损耗的半导体装置。半导体装置包含半导体基板、第1导电型的第1半导体层、第2导电型的第2半导体层、二极管沟槽栅极及电极层。第1半导体层是作为半导体基板的上表面侧的表层而设置的。第2半导体层设置于第1半导体层的下方。二极管沟槽栅极的二极管沟槽绝缘膜是沿沟槽的内壁中的位于上部侧壁的下方的下部侧壁和底部形成的，该上部侧壁位于沟槽的上端侧。二极管沟槽栅极的二极管沟槽电极设置于沟槽内部。电极层将沟槽的上部侧壁覆盖。第1半导体层在沟槽的上部侧壁处与电极层接触。

公开(公告)号：CN110391225A

公开(公告)日：2019-10-29

申请号：CN201910295529.3

申请日：2019-04-12

Applicant: 三菱电机株式会社

Inventor： 吉田拓弥

IPC: H01L27/07

Abstract: 本发明得到不会增加制造工序，能够抑制恢复电流的增大，实现高耐压、高耐破坏量的半导体装置。半导体基板(6)具有单元区域、终端区域以及配线区域，该终端区域配置于单元区域的外周。IGBT设于单元区域。在配线区域，绝缘膜(16)设于半导体基板(6)之上。与IGBT的栅极连接的栅极电极(17、18)设于绝缘膜(16)之上。p阱层(15)在终端区域设于半导体基板(6)的表面。二极管设于配线区域。二极管具有：p基极层(8)，其设于半导体基板(6)的表面；以及n阴极层(21)，其设于半导体基板(6)的背面。p基极层(8)共通地设于配线区域和单元区域，与p阱层(15)相比杂质浓度低、深度浅。

公开(公告)号：CN120035195A

公开(公告)日：2025-05-23

申请号：CN202411633667.5

申请日：2024-11-15

Applicant: 三菱电机株式会社

Inventor： 吉田拓弥 ,  高野和丰

IPC: H10D64/62 ,  H01L21/04

Abstract: 得到一种半导体装置及其制造方法，其能够得到良好的欧姆特性，能够在切割时抑制破碎以及裂纹的产生。半导体基板(1)具有器件区域(2)和包围器件区域(2)的切割线区域(3)。表面电极(5)在器件区域(2)设置于半导体基板(1)的表面。金属制的背面电极(7)设置于半导体基板(1)的与表面相反侧的背面。第1硅化物层(8)在器件区域(2)设置于背面与背面电极(7)之间。第2硅化物层(9)在切割线区域(3)设置于背面与背面电极(7)之间。第1硅化物层(8)与半导体基板(1)的接触电阻比第2硅化物层(9)低。第2硅化物层(9)的硬度比第1硅化物层(8)低。

公开(公告)号：CN118738047A

公开(公告)日：2024-10-01

申请号：CN202410350336.4

申请日：2024-03-26

Applicant: 三菱电机株式会社

Inventor： 吉田拓弥

IPC: H01L27/06 ,  H01L29/06 ,  H01L27/02

Abstract: 提供一边抑制骤回现象及接通电阻的增加，一边提高芯片面内的温度均一性的半导体装置。就本发明涉及的半导体装置而言，半导体基板具有：晶体管区域，形成有晶体管；多个二极管区域，形成有二极管；以及终端区域，位于包含晶体管区域及多个二极管区域的单元区域的周围，晶体管区域具有第2晶体管区域和第1晶体管区域，第2晶体管区域的至少一部分与终端区域接触，第1晶体管区域配置于除了第2晶体管区域以外的多个二极管区域之间，在俯视观察时，第1晶体管区域的在多个二极管区域的排列方向即第1方向上的第1宽度及多个二极管区域各自的第1方向上的第2宽度分别是均等的，第2晶体管区域的第1方向上的第3宽度小于第1晶体管区域的第1宽度。

公开(公告)号：CN110391225B

公开(公告)日：2023-06-06

申请号：CN201910295529.3

申请日：2019-04-12

Applicant: 三菱电机株式会社

Inventor： 吉田拓弥

IPC: H01L27/07

Abstract: 本发明得到不会增加制造工序，能够抑制恢复电流的增大，实现高耐压、高耐破坏量的半导体装置。半导体基板(6)具有单元区域、终端区域以及配线区域，该终端区域配置于单元区域的外周。IGBT设于单元区域。在配线区域，绝缘膜(16)设于半导体基板(6)之上。与IGBT的栅极连接的栅极电极(17、18)设于绝缘膜(16)之上。p阱层(15)在终端区域设于半导体基板(6)的表面。二极管设于配线区域。二极管具有：p基极层(8)，其设于半导体基板(6)的表面；以及n阴极层(21)，其设于半导体基板(6)的背面。p基极层(8)共通地设于配线区域和单元区域，与p阱层(15)相比杂质浓度低、深度浅。