半导体装置及其制造方法
    13.
    发明公开

    公开(公告)号:CN1428863A

    公开(公告)日:2003-07-09

    申请号:CN02159820.7

    申请日:2002-12-27

    CPC classification number: H01L27/0921 H01L27/0623 H02M3/07 H02M3/073

    Abstract: 一种半导体装置及其制造方法。在电荷泵装置中,为防止闭锁超载现象的发生,实现大电流化而使用。其在P型单晶硅基板50上层积N型外延硅层51A和外延硅层51B,在外延硅层51B中设置P型阱区域52A、52B。设有与P型阱区域的底部相接的P+型埋入层55和与该P+型埋入层55之下相接并将P型阱区域52A、52B自P型单晶硅基板50电分离的N+型埋入层56,在P型阱区域52A、52B内各自设置MOS晶体管,并将MOS晶体管的漏极层D和P型阱区域52A、52B分别电连接。

    半导体装置
    14.
    发明授权

    公开(公告)号:CN100346478C

    公开(公告)日:2007-10-31

    申请号:CN200410033415.5

    申请日:2004-04-07

    CPC classification number: H01L21/8249 H01L27/0623 H01L29/7322 H01L29/735

    Abstract: 一种半导体装置,消减BiCMOS工艺的工序数量。在P型半导体衬底1的表面较深地形成第一N阱3A、第二N阱3B。在第一N阱3A中形成第一P阱4A,并在该第一P阱4A中形成N沟道型MOS晶体管10。第二N阱3B被用于纵型NPN双极晶体管30的集电极。在第二N阱3B中形成第二P阱4B。第二P阱4B和第一P阱4A被同时形成。该第二P阱4B被用于纵型NPN双极晶体管30的基极。在第二P阱4B的表面形成纵型NPN双极晶体管30的N+型发射极层31、P+型基极电极层32。

    半导体集成电路装置及其制造方法

    公开(公告)号:CN1199276C

    公开(公告)日:2005-04-27

    申请号:CN01133841.5

    申请日:2001-12-25

    Abstract: 本发明的目的是在内装适用于输出晶体管保护的消弧二极管的半导体集成电路装置中对减小基板的漏电流并大幅度地提高正向电流容量的二极管元件进行高效率的集成化。在该半导体集成电路装置中,在基板24上层叠2层外延层25、26,并由P+型分离区域27将其在电气上分离为3个岛状区域28、29、30。在该第1岛状区域28上形成二极管元件21,并与N+型负极导出区域54重叠地形成N+型阱区39。按照这种结构,通过减小PN结的N型区域的电阻值而使正向电压(VBEF)降低,可以大幅度地提高正向的电流(If)容量。

    半导体集成电路装置及其制造方法

    公开(公告)号:CN1365151A

    公开(公告)日:2002-08-21

    申请号:CN01133841.5

    申请日:2001-12-25

    Abstract: 本发明的目的是在内装适用于输出晶体管保护的消弧二极管的半导体集成电路装置中对减小基板的漏电流并大幅度地提高正向电流容量的二极管元件进行高效率的集成化。在该半导体集成电路装置中,在基板24上层叠2层外延层25、26,并由P+型分离区域27将其在电气上分离为3个岛状区域28、29、30。在该第1岛状区域28上形成二极管元件21,并与N+型负极导出区域54重叠地形成N+型阱区39。按照这种结构,通过减小PN结的N型区域的电阻值而使正向电压(VBEF)降低,可以大幅度地提高正向的电流(If)容量。

    半导体装置及其制造方法
    20.
    发明授权

    公开(公告)号:CN1312772C

    公开(公告)日:2007-04-25

    申请号:CN02159820.7

    申请日:2002-12-27

    CPC classification number: H01L27/0921 H01L27/0623 H02M3/07 H02M3/073

    Abstract: 一种半导体装置及其制造方法。在电荷泵装置中,为防止闭锁超载现象的发生,实现大电流化而使用。其在P型单晶硅基板50上层积N型外延硅层51A和外延硅层51B,在外延硅层51B中设置P型阱区域52A、52B。设有与P型阱区域的底部相接的P+型埋入层55和与该P+型埋入层55之下相接并将P型阱区域52A、52B自P型单晶硅基板50电分离的N+型埋入层56,在P型阱区域52A、52B内各自设置MOS晶体管,并将MOS晶体管的漏极层D和P型阱区域52A、52B分别电连接。

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