公开(公告)号：CN112366206B

公开(公告)日：2023-11-10

申请号：CN202011291354.8

申请日：2017-01-06

Applicant: 三星电子株式会社

Inventor： 郑夛恽 ,  李星勋 ,  尹石重 ,  朴玄睦 ,  申重植 ,  尹永培

IPC: H10B43/20 ,  H10B43/30 ,  H10B43/40 ,  H10B41/20 ,  H10B41/30 ,  H10B41/40

Abstract: 提供了三维(3D)半导体存储器件及其制造方法。3D半导体存储器件可以包括：基板，包括单元阵列区和连接区；下层叠结构，包括竖直地层叠在基板上的多个下电极，下层叠结构在连接区上具有在第一方向上延伸的第一阶梯结构和在基本上垂直于第一方向的第二方向上延伸的第二阶梯结构；以及多个中间层叠结构，竖直地层叠在下层叠结构上。每个中间层叠结构包括竖直地层叠的多个中间电极并且在连接区上具有在第二方向上延伸的第三阶梯结构和在第一方向上延伸的第四阶梯结构。相对于基板的顶表面，第一阶梯结构的斜坡具有第一倾斜角，第二阶梯结构的斜坡具有基本上等于第一倾斜角的第二倾斜角，第四阶梯结构的斜坡具有不同于第一倾斜角的第三倾斜角。

公开(公告)号：CN114582880A

公开(公告)日：2022-06-03

申请号：CN202111077117.6

申请日：2021-09-14

Applicant: 三星电子株式会社

Inventor： 姜珉准 ,  朴昞坤 ,  申重植

IPC: H01L27/1157 ,  H01L27/11573 ,  H01L27/11575 ,  H01L27/11582

Abstract: 一种半导体器件，包括在基板上的栅电极结构，栅电极结构包括在第一方向上彼此间隔开的栅电极，每个栅电极在第二方向上延伸；存储器沟道结构，延伸穿过基板上的栅电极结构，该存储器沟道结构包括沿第一方向延伸的沟道；电荷储存结构，围绕沟道的外侧壁；第一填充图案，填充由沟道形成的内部空间；以及第一封盖图案，位于沟道和第一填充图案上的；以及虚设电荷储存结构，延伸穿过基板上的栅电极结构，所述虚设电荷储存结构包括沿第一方向延伸的第二填充图案；虚设电荷储存结构，围绕第二填充图案的外侧壁；以及第二封盖图案，位于第二填充图案上。

公开(公告)号：CN114156277A

公开(公告)日：2022-03-08

申请号：CN202111429771.9

申请日：2017-01-06

Applicant: 三星电子株式会社

Inventor： 郑夛恽 ,  李星勋 ,  尹石重 ,  朴玄睦 ,  申重植 ,  尹永培

IPC: H01L27/11578 ,  H01L27/11568 ,  H01L27/11573

Abstract: 提供了制造三维(3D)半导体存储器件的方法。该方法可以包括：在包括单元阵列区和连接区的基板上形成包括竖直地且交替地层叠的绝缘层和水平层的薄层结构；在薄层结构上形成包括竖直地层叠的多个上水平图案的上结构，上结构在连接区上具有在第一方向上形成的第一阶梯结构以及在垂直于第一方向的第二方向上形成的第二阶梯结构；形成掩模图案，掩模图案暴露上结构的第一阶梯结构和第二阶梯结构在连接区上的一部分以及薄层结构在连接区上的一部分；以及使用掩模图案作为蚀刻掩模执行焊盘蚀刻工艺以蚀刻上结构的一部分和薄层结构的一部分。

公开(公告)号：CN113451322A

公开(公告)日：2021-09-28

申请号：CN202110022072.6

申请日：2021-01-08

Applicant: 三星电子株式会社

Inventor： 金江旻 ,  高秉贤 ,  权容真 ,  申重植 ,  尹健郁

IPC: H01L27/11565 ,  H01L27/1157 ,  H01L27/11573 ,  H01L27/11582

Abstract: 公开了一种存储器件，其包括：衬底；在衬底上的下导电层；堆叠结构，包括交替地堆叠在下导电层上的栅极层和层间绝缘层；在沟道孔中的沟道结构，该沟道孔在垂直方向上穿透堆叠结构；以及在公共源极线沟槽中的公共源极线结构，该公共源极线沟槽在垂直方向上穿透下导电层和堆叠结构。公共源极线结构包括在公共源极线沟槽的侧表面上的侧绝缘层、在公共源极线沟槽的中央部分处的中央绝缘层、在侧绝缘层与中央绝缘层之间的居间导电层和在公共源极线沟槽的上部处的上导电层。

公开(公告)号：CN113053911A

公开(公告)日：2021-06-29

申请号：CN202011558824.2

申请日：2020-12-25

Applicant: 三星电子株式会社

Inventor： 金江旻 ,  金振赫 ,  成政泰 ,  申重植 ,  李星炯

IPC: H01L27/11582

Abstract: 一种半导体器件包括：第一基板，包括单元区域和围绕单元区域的延伸区域；在第一基板上的公共源极板；在公共源极板上的支撑件；第一堆叠结构，在支撑件上并包括交替地堆叠的第一绝缘膜和第一栅电极；沟道孔，在单元区域上穿透第一堆叠结构、支撑件和公共源极板；以及电极隔离沟槽，在单元区域上在第一方向上与沟道孔间隔开，在第二方向上延伸，并穿透第一堆叠结构、支撑件和公共源极板，其中在与电极隔离沟槽相邻的第一区域中的支撑件的第一厚度大于形成在电极隔离沟槽与沟道孔之间的第二区域中的支撑件的第二厚度。

公开(公告)号：CN110416219A

公开(公告)日：2019-11-05

申请号：CN201910359902.7

申请日：2019-04-30

Applicant: 三星电子株式会社

Inventor： 郑恩宅 ,  申重植 ,  辛东润

IPC: H01L27/11565 ,  H01L27/1157 ,  H01L27/11582 ,  H01L21/768

Abstract: 一种三维半导体存储器件包括：衬底；电极结构，包括在垂直于衬底的上表面延伸的第一方向上顺序地堆叠在衬底上的多个栅电极；在衬底与电极结构之间的源极导电图案；穿透电极结构和源极导电图案的垂直半导体图案；以及在垂直半导体图案与电极结构之间沿第一方向延伸的数据存储图案。数据存储图案的下表面接触源极导电图案。数据存储图案的下表面的一部分处于距离衬底的上表面的相对于数据存储图案的下表面的另一部分距离衬底的上表面的高度不同的高度处。

公开(公告)号：CN110416217B

公开(公告)日：2023-09-12

申请号：CN201910342853.6

申请日：2019-04-26

Applicant: 三星电子株式会社

Inventor： 郑恩宅 ,  申重植 ,  尹智慧

IPC: H10B41/41 ,  H10B41/27 ,  H10B43/40 ,  H10B43/27

Abstract: 一种三维(3D)半导体存储器件包括：源极结构，设置在水平半导体层上，并包括顺序地堆叠在水平半导体层上的第一源极导电图案和第二源极导电图案；电极结构，包括垂直堆叠在源极结构上的多个电极；以及穿透电极结构和源极结构的垂直半导体图案，其中垂直半导体图案的侧壁的一部分与源极结构接触。第一源极导电图案包括不连续界面，不连续界面在水平半导体层的顶表面与第二源极导电图案的底表面之间的水平处。

公开(公告)号：CN110518015B

公开(公告)日：2023-08-29

申请号：CN201910269680.X

申请日：2019-04-04

Applicant: 三星电子株式会社

Inventor： 洪祥准 ,  金利柱 ,  申重植

IPC: H10B43/35 ,  H10B43/27

Abstract: 一种半导体器件包括在衬底上的下导电层。导电线在下导电层上。提供在导电线中的掩埋沟槽。提供在导电线上并在掩埋沟槽中延伸的支撑物。包括交替堆叠的多个绝缘层和多个导电层的堆叠结构在支撑物上。提供穿过堆叠结构、支撑物和导电线的沟道结构。提供穿过堆叠结构、支撑物和导电线的隔离沟槽。

公开(公告)号：CN116507126A

公开(公告)日：2023-07-28

申请号：CN202310058816.9

申请日：2023-01-19

Applicant: 三星电子株式会社

Inventor： 孙仑焕 ,  金味昭 ,  申重植 ,  吴民在

IPC: H10B41/30 ,  H10B41/27 ,  H10B43/30 ,  H10B43/27 ,  H01L23/544

Abstract: 公开了半导体装置和数据存储系统。该半导体装置包括：衬底，其具有第一区域和第二区域；第一堆叠结构，其位于第一区域中；第一沟道结构，其穿透第一堆叠结构并且与衬底接触；以及第二堆叠结构，其位于第一堆叠结构和第一沟道结构上。该装置还包括：第二沟道结构，其穿透第二堆叠结构并且连接到第一沟道结构；第一模制结构，其位于第二区域中；第一对准结构，其穿透第一模制结构并且与衬底接触；以及第二模制结构，其位于第一模制结构和第一对准结构上。该装置还包括：第二对准结构，其穿透第二模制结构并且连接到第一对准结构；以及保护层，其位于第一模制结构与第二模制结构之间。

公开(公告)号：CN107799529B

公开(公告)日：2022-02-08

申请号：CN201710727478.8

申请日：2017-08-22

Applicant: 三星电子株式会社

Inventor： 申重植 ,  李秉一 ,  朴玄睦 ,  郑恩宅

IPC: H01L27/11563 ,  H01L27/11568 ,  H01L27/11573

Abstract: 一种半导体存储器件包括衬底、地选择线、字线、绝缘层、竖直通道部分和第一外围电路栅极图案。衬底包括单元阵列区域和外围电路区域。地选择线在单元阵列区域上。字线在地选择线上。绝缘层在地选择线与字线之间。竖直通道部分在与衬底的顶表面垂直的方向上穿过地选择线、字线和绝缘层。第一外围电路栅极图案在衬底的外围电路区域上。绝缘层从单元阵列区域延伸到外围电路区域上以覆盖第一外围电路栅极图案的顶表面。