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公开(公告)号：CN118693085A
公开(公告)日：2024-09-24
申请号：CN202410297456.2
申请日：2024-03-15
Applicant: 三星电子株式会社
IPC: H01L27/088 , H01L21/8234 , B82Y10/00 , B82Y30/00 , B82Y40/00
Abstract: 半导体装置包括：有源区域，在第一水平方向上延伸；纳米片堆叠件，与有源区域分开；多个栅极结构，在第二水平方向上延伸并且包括多个栅电极；多个源极/漏极区域，布置在所述多个栅极结构的侧壁上；以及器件隔离层，在垂直方向上延伸，其中，所述多个栅极结构包括第一栅极结构和第二栅极结构，在第一栅极结构中，源极/漏极区域布置在一个侧壁上并且器件隔离层布置在另一侧壁上，在第二栅极结构中，源极/漏极区域布置在两个侧壁上，其中，第一栅极结构的所述多个栅电极包括多个子栅电极和位于最上端的主栅电极，并且内部间隔件在器件隔离层与所述多个子栅电极之间。
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公开(公告)号：CN109585527B
公开(公告)日：2024-02-06
申请号：CN201811060645.9
申请日：2018-09-12
Applicant: 三星电子株式会社
Abstract: 一种集成电路器件包括：基底掩埋绝缘膜，其覆盖衬底上的鳍型有源区的下侧壁；隔离图案，其具有比基底掩埋绝缘膜的顶表面高的顶表面；以及栅极线，其覆盖鳍型有源区的沟道部分。栅极线具有上栅极和下栅极，上栅极覆盖沟道部分的上部，下栅极从上栅极朝向衬底突出并填充沟道部分的下侧壁与隔离图案的上侧壁之间的空间。
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公开(公告)号：CN112151615A
公开(公告)日：2020-12-29
申请号：CN202010582091.X
申请日：2020-06-23
Applicant: 三星电子株式会社
IPC: H01L29/78 , H01L29/165 , H01L21/336
Abstract: 本发明涉及半导体器件和制造半导体器件的方法。该半导体器件包括：在衬底上的掩埋绝缘层；在掩埋绝缘层上的下半导体层，下半导体层包括第一材料；在下半导体层上的沟道图案，沟道图案与下半导体层间隔开并且包括与第一材料不同的第二材料；以及围绕沟道图案的至少一部分的栅电极。
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公开(公告)号：CN110931430A
公开(公告)日：2020-03-27
申请号：CN201910534783.4
申请日：2019-06-19
Applicant: 三星电子株式会社
IPC: H01L21/8234 , H01L27/092
Abstract: 提供了一种半导体器件。半导体器件可以包括：第一布线图案，在衬底上沿第一方向延伸；以及第二布线图案，在所述第一布线图案上。第二布线图案可以与第一布线图案间隔开并沿第一方向延伸。半导体器件还可以包括：第一栅极结构，至少部分地围绕所述第一布线图案和所述第二布线图案；第二栅极结构，沿第一方向与所述第一栅极结构间隔开；第一源/漏区，在所述第一栅极结构和所述第二栅极结构之间；第一间隔部，在所述第一源/漏区的底表面和所述衬底之间；第一源/漏接触，在所述第一源/漏区上；以及第二间隔部，在所述第一源/漏接触和所述第一栅极结构之间。
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公开(公告)号：CN119630052A
公开(公告)日：2025-03-14
申请号：CN202410520463.4
申请日：2024-04-28
Applicant: 三星电子株式会社
Abstract: 一种半导体包括：衬底；第一有源图案和第二有源图案，在衬底上，并且在第一水平方向上延伸；第一栅电极，在第一有源图案上，并且在第二水平方向上延伸；第二栅电极，在第二有源图案上，并且在第二水平方向上延伸；有源切割沟槽，在第二水平方向上延伸，并且在第一栅电极和第二栅电极之间；有源切割件，包括第一层和在第一层上的第二层；第一源/漏区，在第一栅电极和有源切割件之间，并且在第一有源图案上；以及第一源/漏接触部，在第一源/漏区上，其中第一源/漏接触部的至少一部分在竖直方向上与第一层重叠。
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Patent Agency Ranking
公开(公告)号：CN110875375B
公开(公告)日：2024-12-20
申请号：CN201910466683.2
申请日：2019-05-30
Applicant: 三星电子株式会社
Abstract: 根据示例实施例的半导体器件包括：衬底，在彼此相交的第一方向和第二方向上延伸；纳米线，在所述衬底上并在所述第二方向上彼此间隔开；栅电极，在所述第一方向上延伸且在所述第二方向上彼此间隔开，并围绕所述纳米线以与所述纳米线竖直地叠置；外部隔墙，在所述衬底上并覆盖所述纳米线上的所述栅电极的侧壁；以及隔离层，在所述栅电极之间并在所述第一方向上延伸，其中，所述隔离层的上表面与所述栅电极的上表面齐平。
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公开(公告)号：CN110620110B
公开(公告)日：2024-02-23
申请号：CN201910145007.5
申请日：2019-02-27
Applicant: 三星电子株式会社
IPC: H01L27/088 , H01L21/8234
Abstract: 一种包括鳍型场效应晶体管(fin‑FET)的半导体器件包括：设置在衬底上的有源鳍；在有源鳍的两侧上的隔离层；形成为与有源鳍和隔离层交叉的栅极结构；在栅极结构的侧壁上在有源鳍上的源极/漏极区；第一层间绝缘层，在隔离层上与栅极结构的侧壁的部分和源极/漏极区的表面的部分接触；蚀刻停止层，构造为重叠第一层间绝缘层、栅极结构的侧壁和源极/漏极区；以及接触插塞，形成为穿过蚀刻停止层以接触源极/漏极区。源极/漏极区具有与有源鳍的上表面接触的主生长部分。
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公开(公告)号：CN109994386B
公开(公告)日：2023-10-31
申请号：CN201811561918.8
申请日：2018-12-20
Applicant: 三星电子株式会社
IPC: H01L21/336 , H01L29/78 , H01L29/423
Abstract: 提供了半导体器件及其制造方法。所述方法包括：在衬底上形成从衬底突出并在一个方向上延伸的有源图案；在有源图案上形成牺牲栅极结构，该牺牲栅极结构在与有源图案交叉的方向上延伸；在牺牲栅极结构的侧表面上形成第一间隔物，该第一间隔物包括在比有源图案的顶表面低的水平面处的第一部分和在第一部分上的第二部分；以及减小第一间隔物的第二部分的厚度。
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公开(公告)号：CN106981485B
公开(公告)日：2020-07-17
申请号：CN201610873691.5
申请日：2016-09-30
Applicant: 三星电子株式会社
IPC: H01L27/088 , H01L29/423 , H03K19/0185
Abstract: 本发明公开了一种CMOS器件和CMOS反相器。CMOS器件包括：衬底，其具有在第一方向上延伸且由器件隔离层限定的有源线，所述衬底被划分为NMOS区、PMOS区以及介于NMOS区与PMOS区之间且具有器件隔离层而不具有有源线的边界区；栅线，其在第二方向上延伸与有源线交叉，并且具有位于NMOS区中的有源线上的第一栅极结构、位于PMOS区中的有源线上的第二栅极结构以及位于边界区中的器件隔离层上的第三栅极结构。第三栅极结构的电阻和寄生电容小于第一栅极结构和第二栅极结构的电阻和寄生电容。因此，可获得CMOS器件更好的AC性能和DC性能。
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公开(公告)号：CN110875375A
公开(公告)日：2020-03-10
申请号：CN201910466683.2
申请日：2019-05-30
Applicant: 三星电子株式会社
Abstract: 根据示例实施例的半导体器件包括：衬底，在彼此相交的第一方向和第二方向上延伸；纳米线，在所述衬底上并在所述第二方向上彼此间隔开；栅电极，在所述第一方向上延伸且在所述第二方向上彼此间隔开，并围绕所述纳米线以与所述纳米线竖直地叠置；外部隔墙，在所述衬底上并覆盖所述纳米线上的所述栅电极的侧壁；以及隔离层，在所述栅电极之间并在所述第一方向上延伸，其中，所述隔离层的上表面与所述栅电极的上表面齐平。
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