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公开(公告)号：CN109887884A
公开(公告)日：2019-06-14
申请号：CN201910189466.3
申请日：2019-03-13
Applicant: 中国科学院微电子研究所
IPC: H01L21/8238
Abstract: 本发明提供一种半导体器件的制造方法，在进行金属硅化工艺之前，先对器件结构的源漏区进行掺杂，该次掺杂后使得源漏区的表层非晶化，这样，在源漏区的金属硅化工艺中，非晶化的表层更有助于硅化物反应，同时，非晶化的掺杂的杂质在金属硅化物层与源漏晶态结构的界面处分凝，可以降低源漏的接触势垒，而非晶化的表层在硅化过程中固相外延生长，能够提升源漏区中杂质浓度，有效降低源漏区的接触电阻率，从而，全面提高源漏区的接触性能，提高器件的整体性能。
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公开(公告)号：CN109671780A
公开(公告)日：2019-04-23
申请号：CN201811436193.X
申请日：2018-11-28
Applicant: 中国科学院微电子研究所
IPC: H01L29/78 , H01L29/47 , H01L21/336
Abstract: 本发明提供了一种肖特基势垒晶体管及其制备方法。该肖特基势垒晶体管包括衬底以及位于衬底上的栅极结构，肖特基势垒晶体管还包括：沟道区，位于与栅极结构对应的衬底表面上，沟道区包括第一金属硅化物层；源漏区，包括位于沟道区两侧的第二金属硅化物层和第三金属硅化物层，第二金属硅化物层位于衬底中，第三金属硅化物层位于与第二金属硅化物层对应的衬底表面，且第二金属硅化物层的功函数小于第三金属硅化物层的功函数。该肖特基势垒晶体管具有高迁移率沟道，从而能够提升器件开态电流，且还能够减小晶体管的关态电流，从而提升了器件的电流开关比。
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公开(公告)号：CN105336600B
公开(公告)日：2019-04-19
申请号：CN201410397826.6
申请日：2014-08-14
Applicant: 中国科学院微电子研究所
IPC: H01L21/285 , C23F1/02 , C23F1/28
Abstract: 一种形成金属硅化物的方法，包括：在含单晶、非晶、多晶硅的晶圆表面上沉积镍基金属，含有镍以及至少第二种金属；进行退火，使得镍基金属与暴露区域的硅反应形成镍基金属硅化物，比如位于源漏、栅极区域；采用湿法腐蚀混合液，在不损失刚形成的金属硅化物的同时选择性的湿法腐蚀去除未跟硅反应的镍基金属，其中混合液配方包含碘盐、单质碘、有机或无机酸和溶剂。依照本发明的金属硅化物工艺以及所使用的选择性湿法腐蚀混合液，通过合理调整湿法腐蚀液的各组分配比，在较低温度下获得了寿命较长的化学活性组分，从而降低了湿法腐蚀机台的配置要求，且降低了工艺成本、提高了工艺稳定性。
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公开(公告)号：CN109545748A
公开(公告)日：2019-03-29
申请号：CN201811291654.9
申请日：2018-10-31
Applicant: 中国科学院微电子研究所
IPC: H01L21/8238 , H01L27/092
Abstract: 本申请提供了一种半导体器件与其制作方法。该方法包括：提供具有源区和漏区的半导体预备体；在源区和/或漏区的裸露表面上依次叠置设置至少两个金半单元，各金半单元沿远离半导体预备体的方向上依次包括半导体层和金属层，其中，各半导体层的材料独立地选自GeSi、Si或Ge，多个金半单元中，与半导体预备体距离最小的金半单元为第一金半单元，第一金半单元包括第一半导体层和第一金属层，第一金属层的金属的功函数小于其他的金属层的功函数；对设置有多个金半单元的半导体预备体进行热处理，使得半导体层的至少部分材料和相邻的金属层的部分材料之间发生反应，形成至少三个金属半导体化合物层。该制作方法制作得到的半导体器件的电阻较小。
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公开(公告)号：CN105789301B
公开(公告)日：2018-09-11
申请号：CN201410827222.0
申请日：2014-12-25
Applicant: 中国科学院微电子研究所
IPC: H01L29/78 , H01L29/06 , H01L29/34 , H01L21/336
Abstract: 本发明提出了一种鳍结构的制造方法，包括步骤：提供半导体衬底，所述半导体衬底上形成有硅鳍；在硅鳍表面上形成孔；在硅鳍上形成外延层，该外延层为III族或V族的半导体材料。本发明中孔使得鳍的部分晶格发生变形，在其上形成不同族的外延层后，可以吸收部分由于晶格不匹配造成的应力，释放鳍与外延层间的应力。
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Patent Agency Ranking
公开(公告)号：CN104795330B
公开(公告)日：2018-09-04
申请号：CN201410024925.X
申请日：2014-01-20
Applicant: 中国科学院微电子研究所
IPC: H01L21/336 , H01L21/78 , H01L29/08 , H01L29/06
Abstract: 提供了一种半导体器件及其制造方法。一示例方法可以包括：在SOI衬底上形成沿第一方向延伸的多条鳍线，其中SOI衬底包括支撑衬底、埋入绝缘层和SOI层，且在形成鳍线之后留有一定厚度的SOI层在埋入绝缘层上各鳍线之间延伸；在衬底上形成沿与第一方向交叉的第二方向延伸的多个栅极线，每一栅极线经由栅介质层与相应的鳍线相交；在栅极线的侧壁上形成电介质侧墙；在SOI层以及鳍线未被栅极线和侧墙覆盖的表面上外延生长半导体层；以及在预定区域处，形成器件间绝缘隔离部，其中至少一条栅极线被相应的绝缘隔离部分为两个或更多部分，且至少一条鳍线被相应的绝缘隔离部分为两个或更多部分。
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公开(公告)号：CN108198782A
公开(公告)日：2018-06-22
申请号：CN201810118534.2
申请日：2018-02-06
Applicant: 中国科学院微电子研究所
IPC: H01L21/762
Abstract: 本发明提供一种半导体器件的制造方法，在体衬底上的器件区域上形成第一外延层，器件区域的第一外延层中形成有外延柱，并在外延柱和第一外延层上形成第二外延层，而后，去除第一外延层，而后通过氧化工艺，将外延柱充分氧化，同时去除第二外延层的所在位置处的第一外延层和体衬底相对的表面也被氧化，从而在第二外延层和体衬底之间形成埋氧层，之后可以在器件区域的第二外延层上形成所需的器件结构，这样，就在体衬底上实现了SOI器件的制造。该方法通过体衬底形成SOI器件，降低制造成本。
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公开(公告)号：CN108063168A
公开(公告)日：2018-05-22
申请号：CN201711346331.0
申请日：2017-12-14
Applicant: 中国科学院微电子研究所
IPC: H01L31/0352 , H01L31/18
Abstract: 本发明公开了一种基于应变调控的Ge光电探测器及其制作方法。其中，Ge光电探测器，包括：缓冲层外延衬底，为SOI衬底与缓冲层形成的结构，或GeOI衬底；Ge PIN结构，形成于缓冲层外延衬底之上；以及应变介质层，形成于缓冲层外延衬底之上，环绕于Ge PIN结构的周围，对该Ge PIN结构产生张应变并进行调控，以增强Ge PIN结构中的载流子迁移率。该Ge光电探测器及其制作方法提高了探测器的响应速度，降低了暗电流和制作成本。
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公开(公告)号：CN104779163B
公开(公告)日：2017-09-22
申请号：CN201410017352.8
申请日：2014-01-15
Applicant: 中国科学院微电子研究所
IPC: H01L21/336
Abstract: 提供了一种制造半导体器件的方法。该方法可以包括：在体半导体衬底的第一侧上形成鳍；在衬底的第一侧上形成隔离层；在隔离层上形成与鳍相交的栅堆叠；在衬底的第一侧上继续前端工艺及后端工艺；从衬底的与第一侧相对的第二侧，减薄衬底；进行氧化，使得鳍埋入隔离层中的至少一部分以及隔离层之下的衬底转变为绝缘的氧化物；以及在氧化后的衬底的第二侧上形成支撑衬底。
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公开(公告)号：CN103855009B
公开(公告)日：2017-06-13
申请号：CN201210505760.9
申请日：2012-11-30
Applicant: 中国科学院微电子研究所
IPC: H01L21/336 , H01L21/02
CPC classification number: H01L29/6681 , H01L21/265 , H01L21/30604 , H01L21/3086 , H01L21/31053 , H01L21/32115 , H01L29/1083 , H01L29/16 , H01L29/165 , H01L29/6656 , H01L29/66795 , H01L29/66803 , H01L29/7848 , H01L29/7851
Abstract: 本申请公开了一种鳍结构制造方法。一示例方法可以包括：在衬底上形成构图的图案转移层；在图案转移层的侧壁上形成第一侧墙；在第一侧墙的侧壁上形成第二侧墙；选择性去除图案转移层和第一侧墙；以及以第二侧墙为掩模，对衬底进行构图，以形成初始鳍。
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