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公开(公告)号：CN105489477B
公开(公告)日：2018-09-11
申请号：CN201410479915.5
申请日：2014-09-18
Applicant: 中国科学院微电子研究所
IPC: H01L21/20 , H01L21/762
Abstract: 本发明公开了一种半导体器件的制造方法，包括步骤：提供半导体衬底，所述衬底具有第一区域和第二区域；在所述衬底上形成第一半导体层和第二半导体层的叠层；在第一区域和第二区域的第二半导体层上形成器件结构；刻蚀第一区域的器件结构两侧的第二半导体层，以形成刻蚀孔；通过刻蚀孔腐蚀去除第一区域的至少栅极下的第一半导体层，以形成空腔，仅剩余隔离结构附近的第一半导体层；在空腔及刻蚀孔中填充介质材料。本发明可以实现通过体衬底实现绝缘体上硅器件，同时，埋氧层的厚度可以通过形成的第一半导体层的厚度来调节，满足不同器件的需求，工艺简单易行，且该工艺易于同体衬底器件集成。
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公开(公告)号：CN105870018A
公开(公告)日：2016-08-17
申请号：CN201510033046.8
申请日：2015-01-22
Applicant: 中国科学院微电子研究所
IPC: H01L21/336 , H01L21/768
Abstract: 本发明提供了一种刻蚀方法，包括：提供待刻蚀层；在待刻蚀层上形成第一掩膜；覆盖第二掩膜材料，并在其上形成第三掩膜；刻蚀第二掩膜材料，以在第一掩膜的侧壁上形成侧墙掩膜，以及在第三掩膜下形成额外掩膜；去除第三掩膜以及暴露的第一掩膜；以侧墙掩膜和额外掩膜为掩蔽，进行待刻蚀层的刻蚀。本发明实现不同尺寸结构的图案转移。
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公开(公告)号：CN105679672A
公开(公告)日：2016-06-15
申请号：CN201410665088.9
申请日：2014-11-19
Applicant: 中国科学院微电子研究所
IPC: H01L21/336 , H01L29/78 , H01L29/06
Abstract: 本发明公开了一种鳍式场效应晶体管的鳍的制造方法，包括：提供衬底；在所述衬底上形成鳍堆叠，鳍堆叠包括依次层叠的衬底部分、第一半导体层和第二半导体层，鳍堆叠的衬底部分之间形成有隔离；在鳍堆叠上形成栅极及其侧墙，并覆盖层间介质层；去除栅极，暴露鳍堆叠的表面，以形成开口；从开口进行刻蚀，至少去除栅极下的第一半导体层，以形成间隔层；在间隔层中填充介质材料，以形成埋层。本发明在沟道区形成了埋氧层，具有类SOI器件的优势，同时，鳍的高度可以由第二半导体层的厚度来控制，满足不同器件的需求，工艺简单易行。
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公开(公告)号：CN105633081A
公开(公告)日：2016-06-01
申请号：CN201410585002.1
申请日：2014-10-27
Applicant: 中国科学院微电子研究所
IPC: H01L27/092 , H01L21/8238
Abstract: 本发明提供了一种半导体器件的制造方法，包括：提供SOI衬底；在衬底上形成器件结构；去除器件结构的栅极，直至暴露顶层硅，以形成栅开口；沿顶层硅的(111)晶面进行刻蚀，以在栅开口下形成沟槽；填充栅开口及沟槽，以重新形成栅极。该方法，形成更薄的沟道，利于形成全耗尽型的器件，同时，沟道的有效长度变长，有效缓解短沟道效应，该方法可以利用普通的SOI衬底，且制造工艺与传统兼容，工艺简单易行且制造成本低。
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公开(公告)号：CN105322011A
公开(公告)日：2016-02-10
申请号：CN201410339812.9
申请日：2014-07-16
Applicant: 中国科学院微电子研究所
IPC: H01L29/78 , H01L29/06 , H01L21/336
CPC classification number: H01L29/78
Abstract: 本发明提供了一种半导体器件，包括：衬底，所述衬底具有第一半导体材料；第二半导体层，位于衬底之上；第三半导体层，位于第二半导体层之上，为器件形成区域；隔离结构，位于第三半导体层两侧、衬底之上；绝缘层，位于第三半导体层的源漏区域之下、隔离结构与第二半导体层端部之间。本发明的器件结构，同时具有体硅器件和SOI器件的各自优势，具有低成本、漏电小、功耗低、速度快、工艺较为简单且集成度高的特点。同时，与SOI器件相比，消除了浮体效应和自热效应。
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Patent Agency Ranking
公开(公告)号：CN103390584A
公开(公告)日：2013-11-13
申请号：CN201210142540.4
申请日：2012-05-09
Applicant: 中国科学院微电子研究所
IPC: H01L21/8234 , H01L21/28
Abstract: 本申请公开了一种制造半导体器件的方法，包括：在半导体衬底上形成栅极介质层，所述半导体衬底包括第一有源区和第二有源区；在栅极介质层上形成栅极导体层；在第一有源区和第二有源区中的栅极导体层上分别形成第一尺寸的第一硬掩模和第二尺寸的第二硬掩模；利用第一硬掩模和第二硬掩模蚀刻栅极导体层，从而同时形成第一栅极导体和第二栅极导体。该方法可以简单可靠地在一个晶片上制造不同栅极长度的多个MOSFET。
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公开(公告)号：CN102591139B
公开(公告)日：2013-07-03
申请号：CN201110006476.2
申请日：2011-01-13
Applicant: 中国科学院微电子研究所
IPC: G03F7/00 , G03F1/20 , G03F7/20 , H01L21/027
Abstract: 本发明提供了一种微细结构的光刻方法，包括：在衬底上形成结构材料层和第一硬掩模材料层；进行第一光刻，形成第一硬掩模图形；在第一硬掩模图形上形成第二硬掩模材料层；进行第二光刻，形成第二硬掩模图形。其中。第一光刻和第二光刻的光源不同，选自i线水银弧光灯和电子束曝光系统两者之一。依照本发明的微细结构的光刻方法，将传统光学光刻技术和电子束光刻技术结合起来使用，利用电子束曝光来实现微细图形的制作，利用光学光刻来完成其他图形，这样可以既有效解决微细图形的制作问题，又不损失效率。
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公开(公告)号：CN102591139A
公开(公告)日：2012-07-18
申请号：CN201110006476.2
申请日：2011-01-13
Applicant: 中国科学院微电子研究所
IPC: G03F7/00 , G03F1/20 , G03F7/20 , H01L21/027
Abstract: 本发明提供了一种微细结构的光刻方法，包括：在衬底上形成结构材料层和第一硬掩模材料层；进行第一光刻，形成第一硬掩模图形；在第一硬掩模图形上形成第二硬掩模材料层；进行第二光刻，形成第二硬掩模图形。其中。第一光刻和第二光刻的光源不同，选自i线水银弧光灯和电子束曝光系统两者之一。依照本发明的微细结构的光刻方法，将传统光学光刻技术和电子束光刻技术结合起来使用，利用电子束曝光来实现微细图形的制作，利用光学光刻来完成其他图形，这样可以既有效解决微细图形的制作问题，又不损失效率。
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公开(公告)号：CN106653608A
公开(公告)日：2017-05-10
申请号：CN201611123442.0
申请日：2016-12-08
Applicant: 中国科学院微电子研究所
IPC: H01L21/336 , H01L29/10
CPC classification number: H01L29/66795 , H01L29/1079
Abstract: 本申请提供一种基于体硅的SOI FinFET的制作方法，在外延锗硅层时，所述锗硅层上带有开口，使得锗硅层在开口处断开，后续外延Fin结构层时，以Fin结构层材料填充该部分，在后续刻蚀去除锗硅层时，由于锗硅层的刻蚀速率远远大于Fin结构层的刻蚀速率，开口处的Fin结构层可以作为锗硅层的刻蚀停止层，从而使得开口处的Fin结构层的尺寸由开口的尺寸决定，进而使得开口处的Fin结构层尺寸容易控制，也即后续形成隐埋氧化层的尺寸较容易控制，避免了因隐埋氧化层的尺寸过小出现Fin容易倾倒或因隐埋氧化层的尺寸过大，氧化不完整，未被全部氧化的问题，进而提高了基于体硅的SOIFinFET器件的性能。
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公开(公告)号：CN105702728A
公开(公告)日：2016-06-22
申请号：CN201410710028.4
申请日：2014-11-28
Applicant: 中国科学院微电子研究所
IPC: H01L29/78 , H01L29/10 , H01L21/336
Abstract: 本发明提供了一种半导体器件的制造方法，包括：提供半导体衬底；在衬底上形成第一半导体层，以及在第一半导体层上依次形成具有第一类型沟道材料的第二半导体层和具有第二类型沟道材料的第三半导体层的叠层；在叠层中形成第一刻蚀槽，并通过第一刻蚀槽去除部分第一半导体层，以形成第一空腔；填充第一刻蚀槽及第一空腔，以分别形成第一介质槽和第一埋层；在叠层中形成第二刻蚀槽，并通过第二刻蚀槽去除剩余的第一半导体层，以形成第二空腔；填充第二刻蚀槽及第二空腔，以分别形成第二介质槽和第二埋层；去除部分区域上的第三半导体层。本发明的方法形成了类SOI的双沟道，具有低成本、漏电小、功耗低、速度快、且集成度高的特点。
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