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公开(公告)号：CN113540026B
公开(公告)日：2024-02-02
申请号：CN202010292267.8
申请日：2020-04-14
Applicant: 中国科学院微电子研究所 , 真芯(北京)半导体有限责任公司
IPC: H01L23/528 , H01L23/532 , H01L21/768 , H10B12/00
Abstract: 本公开提供一种位线结构、其制作方法、半导体存储器及电子设备。本公开的位线结构包括半导体基底；位于所述半导体基底上的至少一条位线；其中，所述半导体基底包括有器件隔离层限定的至少一个有源区，所述位线与所述有源区接触，所述位线包括自所述半导体基底起依次叠加设置的金属层和绝缘层。该位线结构通过将位线从多晶硅‑阻挡金属‑钨结构变更为金属结构，使得位线结构在小于7nm时的局限可以克服。并且去除多晶硅之后，可以进一步堆叠。
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公开(公告)号：CN116337226A
公开(公告)日：2023-06-27
申请号：CN202310513027.X
申请日：2023-05-08
Applicant: 中国科学院微电子研究所
Abstract: 本申请公开一种MEMS热电堆紫外探测器及其制备方法，涉及半导体技术领域。MEMS热电堆紫外探测器，包括：MEMS热电堆紫外探测单元、纳米森林单元和设置在所述纳米森林单元四周表面的金属颗粒单元，所述纳米森林单元设置在所述MEMS热电堆紫外探测单元上方；所述金属颗粒单元用于增加紫外辐射吸收率，从而提升实现对10‑400纳米波段紫外辐射的高灵敏探测，在提高了探测灵敏度的同时扩大了检测范围。
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公开(公告)号：CN111540824B
公开(公告)日：2023-04-18
申请号：CN202010389904.3
申请日：2020-05-09
Applicant: 中国科学院微电子研究所
Abstract: 一种热电堆及其制作方法，所述制作方法包括如下步骤：在衬底正面形成热电堆结构；在衬底背面形成掩膜层；采用干法刻蚀，在掩膜层上形成定位刻蚀窗口；采用博世刻蚀，对定位刻蚀窗口区域的衬底进行第一步刻蚀释放；采用反应离子刻蚀，进行衬底的第二步刻蚀释放，得到完全释放的背腔和保持完整的热电堆结构，完成热电堆的制备。本发明采用常规衬底，通过干法刻蚀释放工艺，分步对衬底进行刻蚀释放，在保持热电堆结构完整性的同时，制作出热电堆器件。
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公开(公告)号：CN115884653A
公开(公告)日：2023-03-31
申请号：CN202211611202.0
申请日：2022-12-14
Applicant: 中国科学院微电子研究所
Abstract: 本发明公开一种热电堆传感器性能提升方法、系统及装置，本发明涉及器件性能提升领域，用于解决现有技术中无法同时进行器件性能提升和器件测试的问题及器件性能提升方法复杂的问题。包括：打点器、测试设备、热电堆传感器以及位置移动控制器；位置移动控制器包括第一位置移动控制器以及第二位置移动控制器；第一位置移动控制器设置有打点器及测试设备，在水平方向和竖直方向上移动；第二位置移动控制器上设置有载物台，热电堆传感器放置在载物台上；热电堆传感器在水平方向和竖直方向上移动；打点器将墨点覆盖在热电堆传感器中满足预设条件的器件表面，完成对热电堆传感器的性能提升；测试设备对热电堆传感器进行测试，墨点的直径与厚度可调。
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公开(公告)号：CN115881627A
公开(公告)日：2023-03-31
申请号：CN202211576205.5
申请日：2022-12-08
Applicant: 中国科学院微电子研究所
IPC: H01L21/768 , H01L23/522
Abstract: 本发明提供一种半导体器件金属互连结构及其形成方法，所述方法包括：提供衬底，衬底上形成有第一介质层，在第一介质层内形成第一导电结构；回刻部分第一导电结构；在第一导电结构上形成刻蚀停止层；在刻蚀停止层上形成第二介质层并进行化学机械抛光；在第二介质层内形成第二导电结构，第二导电结构与第一导电结构电连接。本发明能够提高金属互连结构的可靠性。
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Patent Agency Ranking
公开(公告)号：CN115881590A
公开(公告)日：2023-03-31
申请号：CN202211533952.0
申请日：2022-11-30
Applicant: 中国科学院微电子研究所
IPC: H01L21/67 , H01L21/677 , H01J37/32
Abstract: 本发明提供一种集成电路设备和半导体器件的制备方法，集成电路设备包括：机体、第一真空泵、第一机械手、第一隔离门和多个加工机构；机体包括机壳、装卸腔室、传输腔室和多个真空腔室，多个真空腔室内均设置有加工机构，加工机构与机壳连接，装卸腔室和真空腔室分别与传输腔室连通，装卸腔室与机壳的外表面连通，第一真空泵与机壳连接，第一隔离门位于装卸腔室内并与机壳活动连接；第一机械手位于传输腔室内，用于将待处理半导体器件在装卸腔室、传输腔室和多个真空腔室间移动；第一真空泵用于在第一隔离门阻断传输腔室通过装卸腔室与外界连通时，使真空腔室和传输腔室处于真空状态。本发明能够提高半导体器件的可靠性。
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公开(公告)号：CN115863163A
公开(公告)日：2023-03-28
申请号：CN202211576203.6
申请日：2022-12-08
Applicant: 中国科学院微电子研究所
IPC: H01L21/302 , H01L21/306 , H01L21/3065
Abstract: 本发明提供一种半导体器件的平坦化方法、电子设备和芯片，其中平坦化方法包括：提供半导体器件；将半导体器件浸没在水或水溶液中，以使水或水溶液的表面高于半导体器件上的待处理表面；静置指定时间后，凝固水或水溶液，以在待处理表面上形成平面填充结构；对待处理表面上的平面填充结构进行平坦化处理，以在去除平面填充结构的过程中，对待处理表面进行平坦化处理。本发明能够提高半导体器件在待处理表面上的平整度。
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公开(公告)号：CN115831876A
公开(公告)日：2023-03-21
申请号：CN202211533953.5
申请日：2022-11-30
Applicant: 中国科学院微电子研究所
IPC: H01L21/8238 , H01L27/092
Abstract: 本发明提供一种半导体器件及其制备方法，制备方法包括：提供衬底；在衬底的一表面上形成鳍、假栅、第一侧墙和硬掩膜；刻蚀衬底，以形成凹槽，凹槽位于鳍的正下方并穿过第二侧墙；采用绝缘介质材料在凹槽内形成填充层，填充层相对的两外侧面分别与对应的第二侧墙的外侧面平齐，绝缘介质材料的导热率高于衬底的导热率；刻蚀掉第二侧墙；刻蚀多个牺牲层相对两端，以形成预定长度的填充空隙；填充填充空隙，以形成内侧墙；在衬底上选择外延出源极和漏极；介质沉积形成第一介质层；平坦化第一介质层，以露出假栅；去除假栅并进行导电纳米片的沟道释放；形成环绕式栅极。本发明能够消除CMOS器件中的寄生的沟道，并避免热聚集效应的产生。
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公开(公告)号：CN115692308A
公开(公告)日：2023-02-03
申请号：CN202211462897.0
申请日：2022-11-21
Applicant: 中国科学院微电子研究所
IPC: H01L21/762 , H01L27/12
Abstract: 本发明提供了一种半导体结构的制备方法及半导体结构，该半导体结构的制备方法通过在第二硅衬底上依次生长高低温Ge层、GeSi反向渐变缓冲层和完全弛豫的GeSi应变弛豫层之后，将第二硅衬底上的GeSi应变弛豫层键合在第一硅衬底上的电介质层上，之后再去除第一硅衬底、高低温Ge层和GeSi反向渐变缓冲层，并减薄GeSi应变弛豫层，最后在减薄后的GeSi应变弛豫层上外延生长压应变锗层，实现高迁移率的压应变锗层GOI结构，同时制造出高迁移率、少杂质沾污、低杂质沾污、高质量叠层结构以及沟道结构的全新纳米片基片平台。便于后续根据应用场景在压应变锗层中制备诸如但不限于压应变锗沟道等结构，为FD/GAAGOI器件提供优良衬底。
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公开(公告)号：CN115588648A
公开(公告)日：2023-01-10
申请号：CN202211275489.4
申请日：2022-10-18
Applicant: 中国科学院微电子研究所
IPC: H01L21/768 , H01L23/528 , H01L23/532
Abstract: 本发明公开一种互连结构的制作方法、互连结构及半导体器件，涉及半导体制造技术领域，以降低RC延迟，提高半导体芯片的性能，进而提高半导体芯片的可靠性。所述互连结构的制作方法包括：提供衬底；在衬底上沉积金属堆叠结构，其中，金属堆叠结构中主金属材料包括金属钌；对金属堆叠结构进行刻蚀处理得到目标金属结构；通过沉积介质处理在目标金属结构的外周形成具有空气间隙的介质互连层；对介质互连层进行平坦化处理，直至目标金属结构的顶部裸露，在衬底上形成互连结构。所述互连结构使用上述技术方案所述互连结构的制作方法制作得到。本发明提供的互连结构的制作方法用于半导体制造。
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