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公开(公告)号：CN110854192A
公开(公告)日：2020-02-28
申请号：CN201911128957.3
申请日：2019-11-18
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L29/739 , H01L27/12 , H01L29/423 , H01L21/331
Abstract: 本申请提供一种隧穿场效应晶体管及其制备方法，该隧穿场效应晶体管包括：双埋氧层结构基板；双埋氧层结构基板从下往上依次至少包括硅衬底、第一埋氧层、硅材料层以及第二埋氧层，硅材料层设有空气腔；源区、沟道区以及漏区；源区、沟道区以及漏区位于第二埋氧层表面，沟道区连接于源区与漏区之间，且源区和沟道区的位置对应空气腔；栅极介质层以及栅极材料层；栅极介质层至少位于沟道区表面，栅极材料层位于栅极介质层表面；源电极、漏电极以及栅电极；源电极形成于源区表面，漏电极形成于漏区表面，栅电极形成于栅极材料层表面；背栅电极；背栅电极形成于所述硅材料层表面，且背栅电极的位置对应漏电极的一侧。
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公开(公告)号：CN110783310A
公开(公告)日：2020-02-11
申请号：CN201911012066.1
申请日：2019-10-23
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L23/538 , H01L27/18 , H01L21/768 , H01L27/02
Abstract: 本发明提供一种半导体电路与超导电路单片集成的复合芯片，用于与一外围系统相连，包括自下而上依次堆叠的衬底、半导体电路、隔离层和超导电路，超导电路和所述半导体电路的外露的部分上均覆盖有一钝化层，所述半导体电路和所述超导电路之间通过片内互连节点相连。本发明的半导体电路与超导电路复合芯片实现了半导体电路与超导电路的单片集成，可以兼具半导体集成电路的高密度大容量和超导集成电路的高速低能耗的优点，并提升了超导电路和半导体电路协同工作的稳定性及可靠性。
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公开(公告)号：CN110401444A
公开(公告)日：2019-11-01
申请号：CN201910558207.3
申请日：2019-06-25
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明涉及一种异步时钟ADC电路的亚稳态的检测消除电路，包括：异步时钟生成电路，用于根据所述异步时钟ADC电路的比较器的输出和反向输出生成一异步时钟信号，作为所述异步时钟ADC电路的比较器的时钟信号输入至所述异步时钟ADC电路的比较器的时钟信号输入端；亚稳态标志信号生成电路，输出端连接至所述异步时钟生成电路，用于向所述异步时钟生成电路输出由所述异步时钟信号确定的亚稳态标志信号，使在所述异步时钟信号异常时，输出至所述异步时钟生成电路的亚稳态标志信号使得所述异步时钟生成电路输出的时钟信号恒为零，比较器复位。
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公开(公告)号：CN110401443A
公开(公告)日：2019-11-01
申请号：CN201910558206.9
申请日：2019-06-25
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明涉及一种同步时钟ADC电路的亚稳态的检测消除电路，包括：亚稳态标志信号生成电路，用于连接至所述同步时钟ADC电路的比较器的输出端，根据所述比较器的输出和反向输出生成亚稳态标志信号，以控制同步时钟信号的生成，所述同步时钟信号用于供给所述比较器，给所述比较器提供比较时钟；同步时钟信号生成电路，连接至所述亚稳态标志信号生成电路的输出端，用于根据所述亚稳态标志信号生成同步时钟信号，所述同步时钟信号生成电路还连接至所述比较器，将生成的同步时钟信号供给所述比较器，且所述比较器处于亚稳态时，所述同步时钟信号为低电平。
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公开(公告)号：CN110112056A
公开(公告)日：2019-08-09
申请号：CN201910340421.1
申请日：2019-04-25
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/02 , H01L21/768 , H01L23/538
Abstract: 本发明提供一种集成结构的制备方法，包括：S1，在半导体衬底上，沉积一层高分子聚合物，在高分子聚合物的表面形成一层光刻板；S2，通过等离子刻蚀高分子聚合物形成聚合物沟槽，去除光刻板；S3，在聚合物沟槽的壁面覆盖一层金属阻挡层；S4，在聚合物沟槽中填充沉积铜金属以形成铜互连线结构；S5，通过等离子刻蚀将铜金属之间的高分子聚合物全部清除，在铜金属之间形成金属沟槽；S6，在金属沟槽中填充沉积介质材料；S7，在介质材料和铜互连线结构上沉积绝缘材料形成覆盖层。本发明还提供根据上述的制备方法得到的铜互连线与介质材料集成结构。本发明通过在聚合物沟槽中填充铜金属，避免直接对介质材料进行刻蚀所引起的沟槽表面缺陷。
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Patent Agency Ranking
公开(公告)号：CN109390283A
公开(公告)日：2019-02-26
申请号：CN201811067650.2
申请日：2018-09-13
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/82 , H01L21/822
Abstract: 本发明涉及一种CMOS电路与超导SFQ电路的单片集成方法，其包括：步骤S1，进行CMOS集成电路流片，并沉积第一SiO2钝化层；步骤S2，对所述第一SiO2钝化层进行抛光；步骤S3，进行超导SFQ集成电路流片；步骤S4，制作用于将CMOS集成电路与超导SFQ集成电路互连的接触孔；步骤S5，将所述CMOS集成电路与超导SFQ集成电路互连；步骤S6，在所述步骤S5中所述CMOS集成电路与超导SFQ集成电路互连的部位制作焊盘；步骤S7，对所述第五晶圆进行划片封装。本发明实现CMOS集成电路工艺与超导SFQ集成电路工艺之间的无缝拼接，提高了成品芯片的综合性能，同时也节约了液氦低温环境下复杂的高频互联导致的高昂成本，降低了衬底成本和封装成本。
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公开(公告)号：CN108508342A
公开(公告)日：2018-09-07
申请号：CN201810522926.5
申请日：2018-05-28
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: G01R31/26
Abstract: 本发明涉及一种IGBT短路过流检测电路，其包括：带通滤波器，其与所述第一IGBT的栅极连接；第一比较器，其与所述带通滤波器连接，并接收第一基准电压；T触发器，其与所述第一比较器连接，并输出第一逻辑信号；第二比较器，其与所述第一IGBT的栅极连接，并接收第二基准电压，输出第二逻辑信号；与门，其接收所述第一逻辑信号和第二逻辑信号，并输出硬开启错误检测信号；第三比较器，其与所述第一IGBT的栅极连接，并接收第三基准电压；以及RS触发器，其与所述第三比较器连接，并输出带载短路错误检测信号。本发明可以同时实现IGBT硬开启错误检测和IGBT带载短路检测，并且结构简单易行，节省成本。
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公开(公告)号：CN108122904A
公开(公告)日：2018-06-05
申请号：CN201711223054.4
申请日：2017-11-29
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明提供一种ESD保护结构，包括：第一NMOS管，其栅极接一低压电源端；第二NMOS管，其栅极和源极接地，漏极接所述第一NMOS管的源极；以及至少一个二极管，串联在一高压输入端与所述第一NMOS管的漏极之间。本发明通过将现有单个NMOS改成串联NMOS，同时集成二极管，从而对于高压PAD可以得到和普通低压NMOS相近的ESD保护性能，大大提高了其ESD保护能力，同时低压NMOS的栅极又不会因为一直工作在高压下而发生失效。
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公开(公告)号：CN108063133A
公开(公告)日：2018-05-22
申请号：CN201711194469.3
申请日：2017-11-24
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L27/02 , H01L29/423
Abstract: 本发明提供一种基于SOI工艺的静电保护器件及其构成的静电保护电路，该器件为多指并联的GGNMOS，其包括埋氧层、P阱区、源极、漏极和栅极，还包括P+接触区和伪栅极，其中，所述P+接触区设置在所述源极的远离所述漏极的一侧，且所述P+接触区与所述源极之间通过P阱区隔开；所述伪栅极覆盖在所述P+接触区与所述源极之间的P阱区上。本发明能提高反向ESD保护能力。
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公开(公告)号：CN1261974C
公开(公告)日：2006-06-28
申请号：CN03151253.4
申请日：2003-09-26
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/00
Abstract: 本发明涉及了一种采用侧墙技术制备有纳米硅通道的埋氧的方法，属于微电子技术领域，依次包括纳米侧墙的生成，以侧墙为掩模刻蚀出阻挡离子注入的掩模，离子注入和高温退火等步骤，其特征在于：(1)采用常规工艺形成纳米侧墙，其厚度为30～100nm；(2)以侧墙为掩模刻蚀下层薄膜形成阻挡离子注入的掩模，厚度为100～800nm；(3)注入离子的能量为20～200keV，相应的剂量为1.0～7.0×1017cm-2，衬底温度为400～700℃；(4)退火温度为1200～1375℃，退火时间为1～24个小时，退火气氛为Ar与O2的混合气体，其中O2的含量为0.1%～20%。采用本发明的方法可以在不用电子束曝光的条件下制备在埋氧中有纳米硅通道的SOI材料，可以在CMOS和MEMS工艺中得到应用。
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