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公开(公告)号：CN108122772B
公开(公告)日：2020-07-17
申请号：CN201710906158.9
申请日：2017-09-29
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/336 , H01L29/786
Abstract: 在形成FinFET的方法中，在FinFET结构的源极/漏极结构和隔离绝缘层上方形成第一牺牲层。使第一牺牲层凹进，使得在隔离绝缘层上形成第一牺牲层的剩余层并且暴露源极/漏极结构的上部。在剩余层和暴露的源极/漏极结构上形成第二牺牲层。图案化第二牺牲层和剩余层，从而形成开口。在开口中形成介电层。在形成介电层之后，去除图案化的第一牺牲层和图案化的第二牺牲层以在源极/漏极结构上方形成接触开口。在接触开口中形成导电层。本发明实施例涉及制造半导体器件的方法和半导体器件。
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公开(公告)号：CN110838446A
公开(公告)日：2020-02-25
申请号：CN201910189397.6
申请日：2019-03-13
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/336
Abstract: 一种半导体装置的制造方法。在半导体装置的制造方法中，第一隔离绝缘层是形成在鳍片之间。虚设氧化层是形成在鳍片及第一隔离绝缘层上。多晶硅层是形成在鳍片上及在鳍片的边缘区域上，其中鳍片的边缘区域是在鳍片的纵向方向的一端上。侧壁间隙壁层是形成在多晶硅层上。鳍片的源极/漏极区域是被蚀刻。源极/漏极区域是未被侧壁间隙壁层所覆盖，借以形成源极/漏极空间。源极/漏极磊晶层是形成在源极/漏极空间内。层间介电层是形成在源极/漏极磊晶层上。多晶硅层是被蚀刻。间隙壁虚设栅极层是形成在多晶硅层上。
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公开(公告)号：CN110783403A
公开(公告)日：2020-02-11
申请号：CN201910299931.9
申请日：2019-04-15
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L21/336 , H01L29/06
Abstract: 在一半导体元件的制造方法中，蚀刻半导体基材以形成沟渠，借此沟渠定义出通道部。沉积硬罩幕层于通道部的侧壁上。非等向性地蚀刻半导体基材，以加深沟渠，借此加深的沟渠进一步定义出位于通道部与硬罩幕层下方的基部。将硬罩幕层从通道部的侧壁移除。以隔离材料填充加深的沟渠。凹入隔离材料以形成隔离结构，其中通道部凸出于隔离结构。
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公开(公告)号：CN109860170A
公开(公告)日：2019-06-07
申请号：CN201811295405.7
申请日：2018-11-01
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/06 , H01L21/822
Abstract: 集成半导体装置包含第一半导体装置、层间介电层以及第二半导体装置。第一半导体装置具有第一晶体管结构。层间介电层是在第一半导体装置上。层间介电层的厚度实质为10nm至100nm。第二半导体装置是在层间介电层上且具有作为第二晶体管结构的通道层的二维材料层。
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公开(公告)号：CN104952924B
公开(公告)日：2018-09-25
申请号：CN201410254124.2
申请日：2014-06-09
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L27/088 , H01L29/08 , H01L21/336 , H01L21/28
Abstract: 本发明提供了一种集成电路结构，该集成电路结构包括半导体衬底；延伸到半导体衬底内的绝缘区，绝缘区包括第一顶面和低于第一顶面的第二顶面；位于绝缘区的第一顶面上方的半导体鳍；位于半导体鳍的顶面和侧壁上的栅叠层以及位于栅叠层的侧部的源极/漏极区。源极/漏极区包括第一部分，第一部分具有彼此基本平行的相对侧壁，第一部分低于绝缘区的第一顶面并且高于绝缘区的第二顶面；以及第二部分，位于第一部分上方，第二部分的宽度大于第一部分的宽度。本发明还提供了具有低源极/漏极接触电阻的FinFET。
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Patent Agency Ranking
公开(公告)号：CN105280706B
公开(公告)日：2018-04-20
申请号：CN201510144290.1
申请日：2015-03-30
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L29/423 , H01L21/336
CPC classification number: H01L29/785 , H01L29/66795
Abstract: 本发明提供了一种半导体结构。根据一些实施例，该半导体结构包括：衬底；一个或多个鳍，每一个都包括形成在衬底上方的第一半导体层；氧化物层，形成为包围一个或多个鳍的每一个的上部；以及栅极堆叠件，包括形成为包围在氧化物层上方的高K(HK)介电层和金属栅(MG)电极。第一半导体层可包括硅锗(SiGex)，并且氧化物层可包括硅锗氧化物(SiGexOy)。本发明还提供了一种具有栅极氧化物层的FINFET器件。
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公开(公告)号：CN107527801A
公开(公告)日：2017-12-29
申请号：CN201710456366.3
申请日：2017-06-16
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/28 , H01L21/336 , H01L29/417 , H01L29/78
Abstract: 本发明的实施例公开了一种半导体器件以及形成半导体器件的方法。牺牲薄膜用于图案化对半导体结构的接触件，例如对晶体管的源极/漏极区的接触件。接触件可以包括沿平行于栅电极的轴线的锥形轮廓，以使在接触件远离源极/漏极区延伸时接触件的最外侧宽度减小。
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公开(公告)号：CN104124273B
公开(公告)日：2017-03-01
申请号：CN201310306347.4
申请日：2013-07-19
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L29/06 , H01L21/336
CPC classification number: H01L29/1054 , H01L29/66795 , H01L29/785
Abstract: 本发明公开了一种具有应变缓冲层的MOS器件及其形成方法，该期间包括：衬底；隔离区，延伸至衬底内；以及半导体鳍，高于隔离区的顶面。半导体鳍具有第一晶格常数。半导体区包括：侧壁部分，位于半导体鳍的相对两侧；以及顶部，位于半导体鳍的上方。半导体区具有不同于第一晶格常数的第二晶格常数。应变缓冲层位于半导体鳍和半导体区之间并且与其接触。应变缓冲层包括氧化物。
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公开(公告)号：CN103296023B
公开(公告)日：2016-07-13
申请号：CN201310000963.7
申请日：2013-01-04
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: H01L27/0886 , H01L21/823431 , H01L21/845 , H01L27/0629 , H01L29/0642 , H01L29/66636 , H01L29/6681
Abstract: 公开了半导体器件及其制造和设计方法。在一个实施例中，半导体器件包括在包括第一半导体材料的工件上方设置的有源FinFET，有源FinFET包括第一鳍。紧邻有源FinFET在工件上方设置电无源FinFET结构，电无源FinFET包括第二鳍。第二半导体材料设置在第一鳍和第二鳍之间。
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公开(公告)号：CN104124273A
公开(公告)日：2014-10-29
申请号：CN201310306347.4
申请日：2013-07-19
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L29/06 , H01L21/336
CPC classification number: H01L29/1054 , H01L29/66795 , H01L29/785
Abstract: 本发明公开了一种具有应变缓冲层的MOS器件及其形成方法，该期间包括：衬底；隔离区，延伸至衬底内；以及半导体鳍，高于隔离区的顶面。半导体鳍具有第一晶格常数。半导体区包括：侧壁部分，位于半导体鳍的相对两侧；以及顶部，位于半导体鳍的上方。半导体区具有不同于第一晶格常数的第二晶格常数。应变缓冲层位于半导体鳍和半导体区之间并且与其接触。应变缓冲层包括氧化物。
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