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公开(公告)号：CN102130012A
公开(公告)日：2011-07-20
申请号：CN201010619485.4
申请日：2010-12-31
Applicant: 中国科学院上海微系统与信息技术研究所 , 上海新傲科技股份有限公司
IPC: H01L21/336 , H01L21/28 , H01L21/265
CPC classification number: H01L29/7824 , H01L29/0634 , H01L29/086 , H01L29/0878 , H01L29/66681
Abstract: 本发明公开了一种SOI超结LDMOS器件的LDD、LDS及缓冲层一体化制作方法，该方法采用SOI衬底对顶层硅进行离子注入形成交替排列的N型和P型柱区，作为漂移区的横向超结结构；然后利用多次离子注入方式对所述顶层硅中除漂移区以外的部分掺杂，形成P阱体区，制作出栅区；之后不采用版图，利用自对准工艺直接对所述SOI衬底露出的顶层硅表面进行浅掺杂N型离子注入，从而同时在漂移区的表层形成浅掺杂N型缓冲层，在源、漏区的位置分别形成LDS和LDD；最后再制作源区、漏区和体接触区完成器件。该方法制作的缓冲层处于漂移区表层，LDD和LDS以及缓冲层两步工艺一体化完成，节省版图，大大降低了工艺难度。
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公开(公告)号：CN101916727A
公开(公告)日：2010-12-15
申请号：CN201010220370.8
申请日：2010-07-06
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/336 , H01L21/331 , H01L21/316
CPC classification number: H01L29/7824 , H01L29/0653 , H01L29/0886 , H01L29/42368 , H01L29/66681
Abstract: 本发明提供的SOI高压功率器件的制备方法，其首先在SOI基板表面的部分区域形成第一氧化层，再去除所述第一氧化层以便形成凹陷区，然后在凹陷区形成第二氧化层，以便使第二氧化层的表面与SOI基板表面保持平齐，再在已形成第二氧化层的结构上进行包括光刻、掺杂在内的处理以分别形成作为高压功率器件漏极和源极的P型区域和N型区域、以及作为栅极的栅极区域，随后在已形成P型区域和N型区域的结构的漂移区上方淀积第三氧化层，使第三氧化层和第二氧化层的厚度之和与SOI基板中的氧化夹层的厚度接近一致，最后再生成分别与P型区域、N型区域及栅极区域相接触的各金属子区域，由此形成耐高压的高压功率器件。
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公开(公告)号：CN101777564A
公开(公告)日：2010-07-14
申请号：CN200910200721.6
申请日：2009-12-24
Applicant: 中国科学院上海微系统与信息技术研究所 , 上海新傲科技股份有限公司
CPC classification number: H01L27/1211 , H01L21/845
Abstract: 本发明公开了一种具有垂直栅结构的SOI CMOS器件，包括SOI衬底，以及生长在SOI衬底上的NMOS区和PMOS区，所述NMOS区和PMOS区共用一个垂直栅区，所述垂直栅区与NMOS区和PMOS区位于同一平面上，垂直栅区位于NMOS区和PMOS区之间；垂直栅区与NMOS区之间隔离有栅氧化层；垂直栅区与PMOS区之间隔离有栅氧化层。本发明占用面积小，版图层数少，工艺简单，敞开的体区能够完全避免传统SOI CMOS器件的浮体效应，并方便对寄生电阻、电容的测试。
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公开(公告)号：CN101764102A
公开(公告)日：2010-06-30
申请号：CN200910200722.0
申请日：2009-12-24
Applicant: 中国科学院上海微系统与信息技术研究所 , 上海新傲科技股份有限公司
IPC: H01L21/84 , H01L21/768 , H01L21/28
Abstract: 本发明公开了一种具有垂直栅结构的SOI CMOS器件的制作方法，该方法为：由下至上依次生长硅衬底层，埋层氧化层，单晶硅顶层；采用STI工艺在单晶硅顶层位置处形成的有源区进行氧化物隔离；有源区包括NMOS区和PMOS区；在NMOS区和PMOS区中间刻蚀一个窗口，利用热氧化的方法在窗口内侧壁形成NMOS和PMOS栅氧化层；在窗口处淀积多晶硅，填满，掺杂，然后通过化学机械抛光形成垂直栅区；在NMOS和PMOS沟道采用多次离子注入的方式掺杂再快速退火，源漏区则采用离子注入方式重掺杂。本发明工艺简单，制作出的器件占用面积小版图层数少，能够完全避免浮体效应，方便对寄生电阻电容的测试。
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公开(公告)号：CN119000744A
公开(公告)日：2024-11-22
申请号：CN202410941472.0
申请日：2024-07-15
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: G01N23/20 , G01N23/20008 , G01N23/04 , G01N23/046 , G01N23/00 , G01B15/00
Abstract: 本发明涉及一种具有高深度分辨率的晶圆近表面缺陷表征装置和方法，其中，装置包括：晶圆载盘，用于放置待测晶圆；同步辐射光源，用于产生同步辐射光；双晶单色器，用于对所述同步辐射光进行单色化处理，并使得处理后的光束以掠入射的方式射入所述待测晶圆；X射线二维成像探测器，置于所述待测晶圆的出射衍射光位置，用于对所述出射衍射光进行探测以得到待测晶圆的衍射图像；数据处理模块，用于采用数据图像三维重构方法对不同能量下具有不同侵入深度的衍射图像进行处理，得到待测晶圆的近表面缺陷的三维分布。本发明实现了基于X射线衍射对晶圆缺陷的敏感性对晶圆进行缺陷检测。
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Patent Agency Ranking
公开(公告)号：CN110277445B
公开(公告)日：2024-08-20
申请号：CN201810217899.0
申请日：2018-03-16
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L29/778 , H01L29/06 , H01L21/335
Abstract: 本发明提供一种基于AlGaN/p‑GaN沟道的增强型纵向功率器件及制作方法，该器件包括层叠的GaN衬底、GaN漂移区、GaN阱区以及GaN外延层，所述GaN衬底、GaN漂移区、GaN阱区及GaN外延层的晶向为a轴竖直向上；栅沟槽，穿过n型导电的GaN外延层及p型导电的GaN阱区，并延伸至n型导电的GaN漂移区内；AlGaN层，形成于栅沟槽的底部及侧壁，AlGaN层与p型导电的GaN阱区形成AlGaN/p‑GaN异质结沟道；栅介质层；栅极金属层；接触槽，接触槽中填充有金属接触层，金属接触层与GaN阱区形成欧姆接触；上电极以及下电极。本发明可有效提高沟道电子迁移率，减小器件导通电阻，同时提高阈值电压实现增强型的器件结构。
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公开(公告)号：CN118431279A
公开(公告)日：2024-08-02
申请号：CN202410425689.6
申请日：2024-04-10
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L29/778 , H01L21/335 , H01L21/8234 , H01L27/088
Abstract: 本发明涉及一种基于硅基GaN功率管的单片集成半桥电路及其制备方法，在硅基GaN功率器件制备完成后通过晶圆减薄、键合、凹槽刻蚀、介质隔离而得。本发明实现高低边硅基GaN功率器件的全介质隔离，彻底解决硅基GaN功率器件半桥电路单片集成面临的衬底串扰问题，同时实现单片集成低寄生电感和快速开关优势，为GaN功率器件的高频电力电子应用奠定基础。
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公开(公告)号：CN118098944A
公开(公告)日：2024-05-28
申请号：CN202211492706.5
申请日：2022-11-25
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明提供一种基于碳化硅的富碳P型欧姆接触结构及其制作方法，包括以下步骤：提供一P型碳化硅衬底；形成富碳结构于所述P型碳化硅衬底的上表面；形成金属层于所述P型碳化硅衬底的上表面，所述金属层覆盖所述富碳结构；进行退火以使所述金属层与富碳结构反应形成合金层，所述合金层包括金属硅化物、金属碳化物及石墨层。本发明通过在P型碳化硅衬底及金属层之间形成富碳结构以形成金属‑碳‑碳化硅结构，后续通过金属硅化退火步骤实现P型碳化硅欧姆接触，整体制作方法中温度范围较低，且制作方法较为灵活，能够有效避免形成欧姆接触时因极高的工艺温度造成器件结构中氧化物质量和可靠性退化，从而提高器件的性能稳定性和使用可靠性。
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公开(公告)号：CN115912874A
公开(公告)日：2023-04-04
申请号：CN202211673705.0
申请日：2022-12-26
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H02M1/088
Abstract: 本发明涉及一种全氮化镓集成功率转换模块，包括低边驱动电路、高边驱动电路和半桥模块，所述半桥模块包括第一氮化镓功率器件和第二氮化镓功率器件，所述第一氮化镓功率器件的漏极连接高电压HV，源极连接所述第二氮化镓功率器件的漏极，栅极连接所述高边驱动电路的输出端；所述第二氮化镓功率器件的源极接地，栅极连接所述低边驱动电路的输出端；所述高边驱动电路包括第一输入端和第二输入端，所述第一输入端与第一高边驱动信号源相连，所述第二输入端与第二高边驱动信号源相连；所述低边驱动电路的输入端与低边驱动信号源相连。本发明可以降低氮化镓功率器件的使用门槛。
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公开(公告)号：CN115020264A
公开(公告)日：2022-09-06
申请号：CN202210801932.0
申请日：2022-07-07
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/66
Abstract: 本发明提供一种大尺寸晶圆中深能级缺陷态的检测方法，所述检测方法包括：提供待检测晶圆；于所述待检测晶圆底面刻蚀形成若干个互不连接的刻蚀区，所述待检测晶圆底面未经刻蚀的区域被所述刻蚀区间隔为若干个未刻蚀区；于所述待检测晶圆底面形成底面金属层；于所述待检测晶圆顶面形成图形化的顶面金属层；测量所述待检测晶圆的深能级瞬态电容谱曲线，使用所述深能级瞬态电容谱曲线作出阿伦尼乌斯曲线，得到所述待检测晶圆的深能级缺陷的能级位置及浓度信息。本发明所述大尺寸晶圆中深能级缺陷态的检测方法能够解决现有测量技术无法准确探测到大尺寸晶圆中深能级的缺陷态，同时也很难检测到缺陷态的浓度和能级位置的问题。
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