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公开(公告)号：CN1404150A
公开(公告)日：2003-03-19
申请号：CN02132217.1
申请日：2002-08-30
Applicant: 株式会社东芝
IPC: H01L27/10 , H01L27/115 , G11C11/34 , G11C17/00
CPC classification number: H01L27/11568 , H01L27/105 , H01L27/11573 , H01L29/792
Abstract: 本发明具有包含第1绝缘层，电荷积蓄层和第2绝缘层三层的栅极绝缘膜，和在这个栅极绝缘膜上形成的栅极，包含可以电写入/擦除信息的存储单元，电荷积蓄层由硅氮化膜或硅氧氮化膜构成，第1绝缘层和第2绝缘层分别由硅氧化膜或有比上述电荷积蓄层多的氧组成的硅氧化膜构成，第2绝缘层的厚度比5(nm)大，栅极由包含p型杂质的p型半导体构成。
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公开(公告)号：CN1270325C
公开(公告)日：2006-08-16
申请号：CN02126275.6
申请日：2002-02-20
Applicant: 株式会社东芝
Abstract: 本发明公开一种即使相邻存储单元间隔窄小也可以降低由于电容耦合而产生的数据紊乱的半导体集成电路装置、半导体存储装置及其数据写入方法，具有：与第一存储单元块电连接的第一数据传送线，与第二存储单元块电连接用的第二数据传送线，对所述第一、第二数据传送线中的任一条实施充电的充电电路，第一数据保持电路，与所述第一数据保持电路电连接的第二、第三数据保持电路，依据保持在所述第三数据保持电路处的数据对第一电压节点实施充电或放电的充电和放电电路，使所述第一电压节点与所述第一、第二数据传送线中的任一条电连接的第一连接电路，第四数据保持电路，以及使所述第四数据保持电路与所述第一电压节点电连接用的第二连接电路。
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公开(公告)号：CN1645515B
公开(公告)日：2010-04-21
申请号：CN200410095461.8
申请日：2004-11-10
Applicant: 株式会社东芝
IPC: G11C16/02 , H01L27/115
CPC classification number: H01L27/11521 , H01L27/115 , H01L27/11519 , H01L27/11524 , H01L27/1157 , H01L29/7881 , H01L29/792 , H01L2924/0002 , H01L2924/00
Abstract: 根据本发明的一种非易失性半导体存储器，包括：存储单元部件，其包括彼此平行形成的数据选择线、与数据选择线相交并彼此平行排列的数据传输线以及设置在数据传输线与数据选择线的交叉点处的电可重写存储单元晶体管。还包括：其中沿着数据选择线设置存储单元部件的存储单元阵列块；第一源极线，连接到存储单元部件的一端，并沿着数据选择线排列；以及第二源极线，电连接到第一源极线并沿着数据选择线设置。
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公开(公告)号：CN1316629C
公开(公告)日：2007-05-16
申请号：CN03138135.9
申请日：2003-05-28
Applicant: 株式会社东芝
IPC: H01L29/78 , H01L27/105 , H01L21/31 , H01L21/283 , H01L21/82
CPC classification number: H01L21/022 , H01L21/0217 , H01L21/28176 , H01L21/28202 , H01L21/28247 , H01L21/28282 , H01L21/28518 , H01L21/3185 , H01L21/76838 , H01L21/76897 , H01L29/513 , H01L29/518 , H01L29/665 , H01L29/6656 , H01L29/6659 , H01L29/792
Abstract: 采用改善硅氮化膜的构成或形成方法的办法，提供特性等优良的半导体器件。该半导体器件具备：半导体衬底101；栅极电极104、105、106；在半导体衬底和栅极电极间形成的第1绝缘膜103；包括沿着栅极电极的上表面或侧面形成的包括氮、硅和氢的下层一侧硅氮化膜107，和在下层一侧硅氮化膜上边形成的含有氮、硅和氢的上层一侧硅氮化膜108的第2绝缘膜，其特征在于：上述下层一侧的硅氮化膜中的氮(N)和硅(Si)之间的组成比N/Si，比在上述上层一侧的硅氮化膜中的氮(N)和硅(Si)之间的组成比N/Si更高。
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公开(公告)号：CN1388534A
公开(公告)日：2003-01-01
申请号：CN02126275.6
申请日：2002-02-20
Applicant: 株式会社东芝
Abstract: 一种半导体集成电路装置,具有与第一存储单元块电连接的第一数据传送线,与第二存储单元块电连接用的第二数据传送线,对所述第一、第二数据传送线中的任一条实施充电的充电电路,第一数据保持电路,与所述第一数据保持电路电连接的第二、第三数据保持电路,依据保持在所述第三数据保持电路处的数据对第一电压节点实施充电或放电的充电和放电电路,使所述第一电压节点与所述第一、第二数据传送线中的任一条电连接的第一连接电路,第四数据保持电路,以及使所述第四数据保持电路与所述第一电压节点电连接用的第二连接电路。
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Patent Agency Ranking
公开(公告)号：CN102347334A
公开(公告)日：2012-02-08
申请号：CN201110205288.2
申请日：2011-07-21
Applicant: 株式会社东芝
IPC: H01L27/115 , H01L21/768 , H01L21/8247
CPC classification number: H01L27/11521
Abstract: 本发明涉及半导体存储器件及其制造方法。存储器基元阵列包括沿第一方向设置的存储器串。字线和选择栅极线沿与所述第一方向垂直的第二方向延伸。所述选择栅极线也沿所述第二方向延伸。所述字线具有沿所述第一方向的第一线宽并被设置为在其间具有第一距离。所述选择栅极线包括：沿所述第一方向的第一互连，所述第一互连具有大于所述第一线宽的第二线宽；以及第二互连，其从所述第一互连的端部延伸，所述第二互连具有与所述第一线宽相同的第三线宽。邻近所述选择栅极线的第一字线被设置为具有距所述第二互连的第二距离，所述第二距离具有的值是所述第一距离的(4N+1)倍(N为大于等于1的整数)。
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公开(公告)号：CN1645515A
公开(公告)日：2005-07-27
申请号：CN200410095461.8
申请日：2004-11-10
Applicant: 株式会社东芝
IPC: G11C16/02 , H01L27/115
CPC classification number: H01L27/11521 , H01L27/115 , H01L27/11519 , H01L27/11524 , H01L27/1157 , H01L29/7881 , H01L29/792 , H01L2924/0002 , H01L2924/00
Abstract: 根据本发明的一种非易失性半导体存储器，包括：存储单元部件，其包括彼此平行形成的数据选择线、与数据选择线相交并彼此平行排列的数据传输线以及设置在数据传输线与数据选择线的交叉点处的电可重写存储单元晶体管。还包括：其中沿着数据选择线设置存储单元部件的存储单元阵列块；第一源极线，连接到存储单元部件的一端，并沿着数据选择线排列；以及第二源极线，电连接到第一源极线并沿着数据选择线设置。
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公开(公告)号：CN100517723C
公开(公告)日：2009-07-22
申请号：CN200710004446.1
申请日：2007-01-23
Applicant: 株式会社东芝
Inventor： 野口充宏
IPC: H01L27/115 , H01L23/522
Abstract: 一种包含多个NAND串的非易失性半导体存储器件，每一个NAND串包括把多个非易失性存储单元串联连接的存储单元模块、与数据传输线接触相连接的第1选择栅晶体管、和与源线接触相连接的第2选择栅晶体管。相邻的数据传输线接触之间的元件隔离绝缘膜上表面高度高于第1选择栅晶体管和数据传输线接触之间的元件区域中的半导体衬底的主表面高度。或相邻的源线接触之间的元件隔离绝缘膜上表面的高度高于第2选择栅晶体管与源线接触之间的元件区域中的半导体衬底的主表面的高度。
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公开(公告)号：CN100334734C
公开(公告)日：2007-08-29
申请号：CN02132217.1
申请日：2002-08-30
Applicant: 株式会社东芝
IPC: H01L27/10 , H01L27/115 , G11C11/34 , G11C17/00
CPC classification number: H01L27/11568 , H01L27/105 , H01L27/11573 , H01L29/792
Abstract: 本发明具有包含第1绝缘层，电荷积蓄层和第2绝缘层三层的栅极绝缘膜，和在这个栅极绝缘膜上形成的栅极，包含可以电写入/擦除信息的存储单元，电荷积蓄层由硅氮化膜或硅氧氮化膜构成，第1绝缘层和第2绝缘层分别由硅氧化膜或有比上述电荷积蓄层多的氧组成的硅氧化膜构成，第2绝缘层的厚度比5(nm)大，栅极由包含p型杂质的p型半导体构成。
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公开(公告)号：CN101009290A
公开(公告)日：2007-08-01
申请号：CN200710004446.1
申请日：2007-01-23
Applicant: 株式会社东芝
Inventor： 野口充宏
IPC: H01L27/115 , H01L23/522
Abstract: 一种包含多个NAND串的非易失性半导体存储器件，每一个NAND串包括把多个非易失性存储单元串联连接的存储单元模块、与数据传输线接触相连接的第1选择栅晶体管、和与源线接触相连接的第2选择栅晶体管。相邻的数据传输线接触之间的元件隔离绝缘膜上表面高度高于第1选择栅晶体管和数据传输线接触之间的元件区域中的半导体衬底的主表面高度。或相邻的源线接触之间的元件隔离绝缘膜上表面的高度高于第2选择栅晶体管与源线接触之间的元件区域中的半导体衬底的主表面的高度。
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