公开(公告)号：CN1322513C

公开(公告)日：2007-06-20

申请号：CN00106448.7

申请日：2000-04-10

Applicant: 株式会社东芝

Inventor： 高瀬覚 ,  原毅彦 ,  中川薰 ,  小柳勝

IPC: G11C11/34 ,  H01L27/108

CPC classification number: G11C8/18 ,  G11C8/12 ,  G11C11/406

Abstract: DRAM中，在具有分别由多个子阵列构成的多个储存体，在不同的储存体的子阵列之间有共用读出放大电路，为读出或写入数据，具有将各个储存体内所选择的子阵列活性化的行存取方式，具有以同一定时将储存体内的多个子阵列活性化并刷新储存单元数据的刷新方式，而且在刷新方式在1个储存体内以同一定时所活性化的子阵列个数，比行存取方式在1个储存体内活性化的子阵列个数要多。因此，减低动作制约的发生几率，可高速工作，实现了系统性能高的非独立储存体方式的DRAM。

公开(公告)号：CN1270393A

公开(公告)日：2000-10-18

申请号：CN00106448.7

申请日：2000-04-10

Applicant: 株式会社东芝

Inventor： 高瀬觉 ,  原毅彦 ,  中川薰 ,  小柳胜

IPC: G11C11/34 ,  H01L27/108

CPC classification number: G11C8/18 ,  G11C8/12 ,  G11C11/406

Abstract: DRAM中,在具有分别由多个子阵列构成的多个储存体,在不同的储存体的子阵列之间有共用读出放大电路,为读出或写入数据,具有将各个储存体内所选择的子阵列活性化的行存取方式,具有以同一定时将储存体内的多个子阵列活性化并刷新储存单元数据的刷新方式,而且在刷新方式在1个储存体内以同一定时所活性化的子阵列个数,比行存取方式在1个储存体内活性化的子阵列个数要多。因此,减低动作制约的发生机率,可高速工作,实现了系统性能高的非独立储存体方式的DRAM。

公开(公告)号：CN1645515A

公开(公告)日：2005-07-27

申请号：CN200410095461.8

申请日：2004-11-10

Applicant: 株式会社东芝

Inventor： 梶本实利 ,  野口充宏 ,  前嶋洋 ,  原毅彦

IPC: G11C16/02 ,  H01L27/115

CPC classification number: H01L27/11521 ,  H01L27/115 ,  H01L27/11519 ,  H01L27/11524 ,  H01L27/1157 ,  H01L29/7881 ,  H01L29/792 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 根据本发明的一种非易失性半导体存储器，包括：存储单元部件，其包括彼此平行形成的数据选择线、与数据选择线相交并彼此平行排列的数据传输线以及设置在数据传输线与数据选择线的交叉点处的电可重写存储单元晶体管。还包括：其中沿着数据选择线设置存储单元部件的存储单元阵列块；第一源极线，连接到存储单元部件的一端，并沿着数据选择线排列；以及第二源极线，电连接到第一源极线并沿着数据选择线设置。

公开(公告)号：CN1645515B

公开(公告)日：2010-04-21

申请号：CN200410095461.8

申请日：2004-11-10

Applicant: 株式会社东芝

Inventor： 梶本实利 ,  野口充宏 ,  前嶋洋 ,  原毅彦

IPC: G11C16/02 ,  H01L27/115

CPC classification number: H01L27/11521 ,  H01L27/115 ,  H01L27/11519 ,  H01L27/11524 ,  H01L27/1157 ,  H01L29/7881 ,  H01L29/792 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 根据本发明的一种非易失性半导体存储器，包括：存储单元部件，其包括彼此平行形成的数据选择线、与数据选择线相交并彼此平行排列的数据传输线以及设置在数据传输线与数据选择线的交叉点处的电可重写存储单元晶体管。还包括：其中沿着数据选择线设置存储单元部件的存储单元阵列块；第一源极线，连接到存储单元部件的一端，并沿着数据选择线排列；以及第二源极线，电连接到第一源极线并沿着数据选择线设置。