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发明授权
动态型半导体储存装置和半导体集成电路装置失效

公开(公告)号：CN1322513C

公开(公告)日：2007-06-20

申请号：CN00106448.7

申请日：2000-04-10

Applicant: 株式会社东芝

Inventor： 高瀬覚 , 原毅彦 , 中川薰 , 小柳勝

IPC: G11C11/34 , H01L27/108

CPC classification number: G11C8/18 , G11C8/12 , G11C11/406

Abstract: DRAM中，在具有分别由多个子阵列构成的多个储存体，在不同的储存体的子阵列之间有共用读出放大电路，为读出或写入数据，具有将各个储存体内所选择的子阵列活性化的行存取方式，具有以同一定时将储存体内的多个子阵列活性化并刷新储存单元数据的刷新方式，而且在刷新方式在1个储存体内以同一定时所活性化的子阵列个数，比行存取方式在1个储存体内活性化的子阵列个数要多。因此，减低动作制约的发生几率，可高速工作，实现了系统性能高的非独立储存体方式的DRAM。

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