公开(公告)号：CN1490882A

公开(公告)日：2004-04-21

申请号：CN03156947.1

申请日：2003-09-15

Applicant: 株式会社东芝

Inventor： 园田真久 ,  井口直 ,  角田弘昭 ,  坂上荣人

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L21/823481 ,  H01L21/76224 ,  H01L21/823462

Abstract: 本发明提供在具有具备栅绝缘膜的场效应晶体管的半导体器件及其制造方法中，晶体管可进一步微细化的半导体器件及其制造方法。在含有多个元件区域和由使上述元件区域彼此间电隔离的STI(浅沟隔离)形成的元件隔离区域的半导体器件中，上述每一个元件区域都具备：沟道区域；在水平方向上夹持上述沟道区域形成的源、漏区；在上述沟道区域上形成，而且，与上述源、漏区夹持上述沟道区域的上述方向大体上垂直的水平方向上的、在和与上述沟道区域对向的面相反一侧的面上从上述元件隔离区域侧形成的、鸟喙的角度在1度以下的栅绝缘膜；在上述栅绝缘膜上形成的栅电极层。

公开(公告)号：CN1302087A

公开(公告)日：2001-07-04

申请号：CN00137393.5

申请日：2000-12-08

Applicant: 株式会社东芝

Inventor： 井口直 ,  姬野嘉朗 ,  角田弘昭

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L27/11521 ,  H01L27/115 ,  H01L29/66825

Abstract: 提供一种能够防止因浮栅间电荷移动导致的数据破坏,并且提高可靠性的非易失性半导体存储器件。在硅衬底(1)中埋入划分带状元件形成区域(2)的元件分隔绝缘膜(4)。通过衬底(1)上的第一栅绝缘膜(5)形成浮栅(6),再通过第二栅绝缘膜(7)形成控制栅(8)。形成与控制栅(8)自对准的源、漏扩散层(12)。在邻接的存储单元之间,通过隔缝(13)在元件分隔绝缘膜(4)上,对浮栅(6)上的第二栅绝缘膜(7)与浮栅(6)一起进行分隔。

公开(公告)号：CN100352010C

公开(公告)日：2007-11-28

申请号：CN200410081855.8

申请日：2002-06-28

Applicant: 株式会社东芝

Inventor： 井口直 ,  角田弘昭 ,  松野光一

IPC: H01L21/283 ,  H01L21/76 ,  H01L21/336 ,  H01L21/8234

CPC classification number: H01L21/28123 ,  H01L21/28247 ,  H01L21/76224 ,  H01L21/76232

Abstract: 一种制造半导体器件的制造方法，包括：在半导体衬底上形成栅绝缘膜；在所说栅绝缘膜上形成栅电极，从而与所说半导体衬底电绝缘；腐蚀所说栅电极、所说栅绝缘膜和所说半导体衬底从而形成沟槽，该沟槽将用于形成器件的器件区与所说衬底上表面上的其它区电隔离；在氢气H2和氧气O2气氛中氧化所说半导体衬底的衬底侧表面和所说栅电极的栅极侧表面，该衬底侧表面形成所说沟槽的一部分侧表面，该栅极侧表面形成所说沟槽的另一部分侧表面。

公开(公告)号：CN1284208C

公开(公告)日：2006-11-08

申请号：CN200410028252.1

申请日：2004-03-10

Applicant: 株式会社东芝

Inventor： 福原成太 ,  角田弘昭 ,  柴克育

IPC: H01L21/28 ,  H01L21/768 ,  H01L21/31 ,  H01L21/8234 ,  H01L27/105

CPC classification number: H01L21/76801 ,  H01L29/6684

Abstract: 本发明的课题是抑制使晶体管工作的阈值的变动。半导体器件的制造方法具备形成布线层10的工序和在等离子体状态中的氢小于等于全部气体成分中的1%的条件下，在布线层10上形成第1绝缘膜20的工序。

公开(公告)号：CN1330393A

公开(公告)日：2002-01-09

申请号：CN01121865.7

申请日：2001-06-29

Applicant: 株式会社东芝

Inventor： 甲斐徹哉 ,  笠井良夫 ,  角田弘昭 ,  萩原裕之 ,  小林英行

IPC: H01L21/285 ,  H01L21/314 ,  H01L21/324 ,  H01L21/8239

CPC classification number: H01L21/28273

Abstract: 通过提高栅氧化膜的膜质量降低漏电流来提高可靠性的半导体器件的制造方法。在半导体衬底11上形成隧道氧化膜12,在隧道氧化膜12上形成成为浮栅的多晶硅膜13。在多晶硅膜13上形成用CVD法制成的硅氧化膜14后,在氧化性气氛中进行热处理。在硅氧化膜14上形成硅氮化膜15,在硅氮化膜15上用CVD法形成硅氧化膜16。在氧化性气氛中进行热处理,进一步在硅氧化膜16上形成多晶硅膜17。

公开(公告)号：CN100423273C

公开(公告)日：2008-10-01

申请号：CN200510087664.7

申请日：2000-12-08

Applicant: 株式会社东芝

Inventor： 井口直 ,  姬野嘉朗 ,  角田弘昭

IPC: H01L27/115 ,  H01L29/78 ,  H01L21/8247 ,  H01L21/336

CPC classification number: H01L27/11521 ,  H01L27/115 ,  H01L29/66825

Abstract: 提供一种非易失性半导体存储器件的制造方法，能够防止因浮栅间电荷移动导致的数据破坏，并且提高可靠性。其特征在于包括以上工序：在半导体衬底上形成划分元件形成区域的元件分隔绝缘膜；在半导体衬底上形成第一栅绝缘膜；在第一栅绝缘膜上淀积第一栅电极材料膜；蚀刻第一栅电极材料膜，在元件分隔绝缘膜上形成分隔第一栅电极材料膜的隔缝；蚀刻隔缝露出的元件分隔绝缘膜的表面，形成凹部；在第一栅电极材料膜和元件分隔绝缘膜上依次淀积第二栅绝缘膜和第二栅电极材料膜；依次蚀刻第二栅电极材料膜、第二栅绝缘膜、第一栅电极材料膜，布图形成第一栅电极材料膜构成的浮栅和第二栅电极材料膜构成的控制栅；以及形成与控制栅自对准的源、漏扩散层。

公开(公告)号：CN1314116C

公开(公告)日：2007-05-02

申请号：CN97190416.2

申请日：1997-04-22

Applicant: 株式会社东芝

Inventor： 园田真久 ,  首藤晋 ,  田中米洼 ,  伊高利昭 ,  角田弘昭 ,  荒木仁

IPC: H01L23/532 ,  H01L23/29

CPC classification number: H01L23/291 ,  H01L23/5329 ,  H01L23/564 ,  H01L27/10844 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 在采用包含具有Si-H结合体的气体作为材料气体制作CVD薄膜(层间绝缘薄膜或钝化薄膜)时，CVD薄膜(12、31、32、33、34、47、48、49、57、59)中的Si-H结合体的数量设定为0.6×1021cm-3或更少，从而抑制栅极氧化物薄膜或隧道氧化物薄膜中的电子陷阱的形成并防止晶体管阈值的变化。此外，通过将CVD薄膜的折射率设定为1.65或更大或将CVD薄膜中的氮浓度设定为3×1021cm-3或更高可以提高抗湿性。

公开(公告)号：CN1310330C

公开(公告)日：2007-04-11

申请号：CN03145375.9

申请日：2003-07-08

Applicant: 株式会社东芝

Inventor： 姬野嘉朗 ,  角田弘昭

IPC: H01L27/105 ,  H01L27/112 ,  G06K19/07 ,  G06K19/077

CPC classification number: H01L27/11521 ,  H01L27/115

Abstract: 一种具有存储区域和外围区域的半导体存储器件，包括：存储单元，配置为存储数据，存储单元在半导体衬底的存储区域内形成，并且具有第一栅电极、第一和第二扩散层，第一栅电极具有第一上表面和第一侧表面；外围晶体管，在半导体衬底的外围区域内形成，具有第二栅电极、第三和第四扩散层，第二栅电极具有第二上表面和第二侧表面；第一接触层，连接到外围晶体管中第二栅电极的第二上表面；以及氮化硅层，在存储单元中第一栅电极的第一侧表面和外围晶体管中第二栅电极的第二侧表面的上方形成，氮化硅层不与第一接触层接触，在第一和第二栅电极的第一和第二侧表面上方形成的氮化硅层的厚度大致相同。

公开(公告)号：CN1722447A

公开(公告)日：2006-01-18

申请号：CN200510087664.7

申请日：2000-12-08

Applicant: 株式会社东芝

Inventor： 井口直 ,  姬野嘉朗 ,  角田弘昭

IPC: H01L27/115 ,  H01L29/78 ,  H01L21/8247 ,  H01L21/336

CPC classification number: H01L27/11521 ,  H01L27/115 ,  H01L29/66825

Abstract: 提供一种能够防止因浮栅间电荷移动导致的数据破坏，并且提高可靠性的非易失性半导体存储器件。在硅衬底(1)中埋入划分带状元件形成区域(2)的元件分隔绝缘膜(4)。通过衬底(1)上的第一栅绝缘膜(5)形成浮栅(6)，再通过第二栅绝缘膜(7)形成控制栅(8)。形成与控制栅(8)自对准的源、漏扩散层(12)。在邻接的存储单元之间，通过隔缝(13)在元件分隔绝缘膜(4)上，对浮栅(6)上的第二栅绝缘膜(7)与浮栅(6)一起进行分隔。

公开(公告)号：CN1503364A

公开(公告)日：2004-06-09

申请号：CN200310118329.X

申请日：2003-11-21

Applicant: 株式会社东芝

Inventor： 井口直 ,  石田胜广 ,  角田弘昭 ,  饭塚裕久 ,  间博顕 ,  森诚一

IPC: H01L27/10 ,  H01L27/115 ,  H01L27/08 ,  H01L21/8234

CPC classification number: H01L27/11521 ,  H01L27/115 ,  H01L27/11524

Abstract: 提供一种防止字线与半导体衬底之间电短路，具备电可靠性高的非易失性存储电路的半导体器件及其制造方法。在具备非易失性存储电路的半导体器件中，包括：有第1槽30和埋设其内部的隔离用充填材料31的元件隔离区3；在栅宽度方向相邻存储单元M的浮动电极5间，与表面部分比较深的部分的槽宽小的第2槽20；以及在第2槽20内部埋设一部分的字线7WL。