公开(公告)号：CN1284208C

公开(公告)日：2006-11-08

申请号：CN200410028252.1

申请日：2004-03-10

Applicant: 株式会社东芝

Inventor： 福原成太 ,  角田弘昭 ,  柴克育

IPC: H01L21/28 ,  H01L21/768 ,  H01L21/31 ,  H01L21/8234 ,  H01L27/105

CPC classification number: H01L21/76801 ,  H01L29/6684

Abstract: 本发明的课题是抑制使晶体管工作的阈值的变动。半导体器件的制造方法具备形成布线层10的工序和在等离子体状态中的氢小于等于全部气体成分中的1%的条件下，在布线层10上形成第1绝缘膜20的工序。

公开(公告)号：CN1196193C

公开(公告)日：2005-04-06

申请号：CN02120640.6

申请日：2002-03-28

Applicant: 株式会社东芝

Inventor： 堤香里 ,  福原成太 ,  江泽弘和

IPC: H01L23/52 ,  H01L23/532 ,  H01L21/768

CPC classification number: H01L21/823842 ,  H01L21/76889 ,  H01L21/76892 ,  H01L21/823871 ,  H01L23/53209 ,  H01L23/53271 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 一种半导体装置，包括：半导体衬底；形成在上述半导体衬底的上方，包括并含有第1导电型杂质的第1多晶硅膜和形成在第1多晶硅膜上的第1硅化物膜的第1布线；形成在上述半导体衬底的上方并包括与上述第1多晶硅膜连接的、含有第2导电型杂质的第2多晶硅膜和形成在第2多晶硅膜上的第2硅化物膜的第2布线；形成在与上述第1多晶硅膜和第2多晶硅膜的边界区域对应的部分上，并与上述第1硅化物膜和第2硅化物膜相连接的导电连接部；覆盖上述第1和第2布线，并具有其中设置上述导电连接部的孔的绝缘膜；在上述绝缘膜上边形成的上层布线；以及与上述导电连接部隔开形成的其它导电连接部，该其它导电连接部由与上述导电连接部相同的材料形成，上述绝缘膜还具有其中设置上述其它导电连接部的孔，该上层布线与上述其它导电连接部连接。

公开(公告)号：CN100514653C

公开(公告)日：2009-07-15

申请号：CN03106687.9

申请日：2003-02-28

Applicant: 株式会社东芝

Inventor： 角田弘昭 ,  小林英行 ,  姬野嘉朗 ,  柴克育 ,  福原成太

IPC: H01L27/10 ,  H01L21/768

CPC classification number: H01L27/11521 ,  H01L27/115

Abstract: 一种非易失性半导体存储装置及其制造方法，该非易失性半导体存储装置在具有形成于半导体衬底上的栅绝缘膜、形成于上述栅绝缘膜上的浮置栅、形成于上述浮置栅上的控制栅、邻接上述栅绝缘膜而形成在上述半导体衬底中的源极区域和漏极区域、以及连接上述漏极区域的接触层的存储元件的上层上具备添加有Al或Ti的硅氧化膜。该非易失性半导体存储装置可以进一步抑制氢气对存储元件的侵入，可以提高数据保持特性。

公开(公告)号：CN1531026A

公开(公告)日：2004-09-22

申请号：CN200410028252.1

申请日：2004-03-10

Applicant: 株式会社东芝

Inventor： 福原成太 ,  角田弘昭 ,  柴克育

IPC: H01L21/28 ,  H01L21/768 ,  H01L21/31 ,  H01L21/8234 ,  H01L27/105

CPC classification number: H01L21/76801 ,  H01L29/6684

Abstract: 本发明的课题是抑制使晶体管工作的阈值的变动。半导体器件的制造方法具备形成布线层10的工序和在等离子体状态中的氢小于等于全部气体成分中的1％的条件下，在布线层10上形成第1绝缘膜20的工序。

公开(公告)号：CN1449044A

公开(公告)日：2003-10-15

申请号：CN03106687.9

申请日：2003-02-28

Applicant: 株式会社东芝

Inventor： 角田弘昭 ,  小林英行 ,  姬野嘉朗 ,  柴克育 ,  福原成太

IPC: H01L27/10 ,  H01L21/768

CPC classification number: H01L27/11521 ,  H01L27/115

Abstract: 提供一种可以提高数据保持特性的非易失性半导体存储装置及其制造方法。在存储元件的上层，具备包含以下群中的至少1个以上的层：添加有氮的硅氧化膜；添加有Al的硅氧化膜；Al的氧化物；添加有Ti的硅氧化膜；添加有氮和Al和Ti这3种中的2种的硅氧化膜；添加有氮和Al和Ti这3种的硅氧化膜；Ti的氧化物；Ti和Al的氧化物；由Ti、Ni、Co、Zr、Cu、Pt、V、Mg、U、Nd、La、Sc金属群中之一种组成的单体金属层；由包含这些金属群中2个以上的金属占全体的至少50％以上的二元以上的合金组成的层；由该合金的氮化物组成的层；或者由该合金的氢化物组成的层(例如Al2O3膜10)。

公开(公告)号：CN1381890A

公开(公告)日：2002-11-27

申请号：CN02120640.6

申请日：2002-03-28

Applicant: 株式会社东芝

Inventor： 堤香里 ,  福原成太 ,  江泽弘和

IPC: H01L23/52 ,  H01L23/532 ,  H01L21/768

CPC classification number: H01L21/823842 ,  H01L21/76889 ,  H01L21/76892 ,  H01L21/823871 ,  H01L23/53209 ,  H01L23/53271 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明提供一种半导体装置具备:半导体衬底;包括在上述半导体衬底的上方形成并含有第1导电型杂质的第1多晶硅膜,和第1多晶硅膜上形成并含有Co、Ni和Pd的至少一种的第1硅化物膜的第1布线;包括在上述半导体衬底的上方形成并与上述第1多晶硅膜连接的,含有第2导电型杂质的第2多晶硅膜,和第2多晶硅膜上形成并含有Co、Ni和Pd的至少一种的第2硅化物膜的第2布线;以及具有跟上述第1多晶硅膜与第2多晶硅膜的边界区域对应的部分,并连接到上述第1硅化物膜和第2硅化物膜的导电连接部。