公开(公告)号：CN1330393A

公开(公告)日：2002-01-09

申请号：CN01121865.7

申请日：2001-06-29

Applicant: 株式会社东芝

Inventor： 甲斐徹哉 ,  笠井良夫 ,  角田弘昭 ,  萩原裕之 ,  小林英行

IPC: H01L21/285 ,  H01L21/314 ,  H01L21/324 ,  H01L21/8239

CPC classification number: H01L21/28273

Abstract: 通过提高栅氧化膜的膜质量降低漏电流来提高可靠性的半导体器件的制造方法。在半导体衬底11上形成隧道氧化膜12,在隧道氧化膜12上形成成为浮栅的多晶硅膜13。在多晶硅膜13上形成用CVD法制成的硅氧化膜14后,在氧化性气氛中进行热处理。在硅氧化膜14上形成硅氮化膜15,在硅氮化膜15上用CVD法形成硅氧化膜16。在氧化性气氛中进行热处理,进一步在硅氧化膜16上形成多晶硅膜17。