公开(公告)号：CN107039345B

公开(公告)日：2021-12-24

申请号：CN201710062994.3

申请日：2017-01-24

Applicant: 松下知识产权经营株式会社

Inventor： 针贝笃史 ,  置田尚吾 ,  松原功幸 ,  广岛满 ,  奥根充弘

IPC: H01L21/78 ,  H01L23/31

Abstract: 本发明提供一种元件芯片的制造方法以及元件芯片，能够抑制安装过程中的导电性材料的爬升。在对具有多个元件区域的基板(1)进行分割而制造多个元件芯片(10)的元件芯片的制造方法中使用的等离子体处理工序中，将基板暴露于第一等离子体，从而将基板分割为元件芯片(10)。而且，成为具备第一面(10a)、第二面(10b)以及形成有多个凸部的侧面(10c)的元件芯片(10)彼此隔开间隔保持在载体(4)上的状态。通过将元件芯片(10)暴露于第二等离子体，从而在元件芯片(10)的侧面(10c)形成保护膜(12c)，在形成该保护膜时，通过保护膜(12c)至少被覆形成在侧面(10c)的凸部，抑制安装过程中导电性材料向侧面(10c)爬升。

公开(公告)号：CN107039343B

公开(公告)日：2021-10-26

申请号：CN201710053291.4

申请日：2017-01-23

Applicant: 松下知识产权经营株式会社

Inventor： 针贝笃史 ,  置田尚吾 ,  松原功幸 ,  广岛满 ,  奥根充弘

IPC: H01L21/78 ,  B28D5/00

Abstract: 本发明提供一种元件芯片的制造方法及元件芯片，能够抑制安装过程中的导电性材料的爬升。在分割具有多个元件区域的基板来制造多个元件芯片的元件芯片的制造方法中使用的等离子体处理工序中，通过将基板暴露于第一等离子体，从而将基板分割成元件芯片(10)。而且，形成为具备第一面(10a)、第二面(10b)及连结第一面(10a)和第二面(10b)的侧面(10c)的元件芯片(10)彼此隔开间隔地保持在载体(4)上的状态。通过将这些元件芯片(10)暴露于以氟化碳和氦气的混合气体为原料气体的第二等离子体中，从而仅在侧面(10c)形成覆盖元件芯片(10)的保护膜(12)，抑制安装过程中的导电性材料向侧面(10c)的爬升。

公开(公告)号：CN107039344B

公开(公告)日：2021-09-24

申请号：CN201710057126.6

申请日：2017-01-23

Applicant: 松下知识产权经营株式会社

Inventor： 针贝笃史 ,  置田尚吾 ,  松原功幸

IPC: H01L21/78 ,  H01L21/56 ,  H01L21/60 ,  H01L23/488

Abstract: 一种元件芯片的制造方法、电子部件安装构造体及其制造方法，能够抑制安装过程中的导电性材料的爬升。在对具有多个元件区域且元件面被绝缘膜覆盖的基板进行分割而制造多个元件芯片的元件芯片的制造方法中使用的等离子体处理工序中，将基板暴露于第一等离子体，从而将基板分割为元件芯片，成为使具备第一面、第二面以及侧面的元件芯片彼此隔开间隔保持在载体上且使侧面和绝缘膜露出的状态。然后，将元件芯片暴露于第二等离子体，从而将露出的侧面中的与绝缘膜相接的区域部分地除去而形成凹陷部，并通过第三等离子体从而用保护膜覆盖凹陷部，抑制安装过程中导电性材料向侧面爬升。

公开(公告)号：CN104425202B

公开(公告)日：2018-09-18

申请号：CN201410440345.9

申请日：2014-09-01

Applicant: 松下知识产权经营株式会社

Inventor： 置田尚吾 ,  奥根充弘

IPC: H01J37/32

Abstract: 本发明提供一种等离子处理装置，抑制等离子处理中的、对环状框架造成的热影响，还防止该热影响所导致的罩的损伤。对保持在由环状的框架(7)和保持片(6)构成的搬运托架(5)上的基板(2)实施等离子处理。等离子处理装置具备：腔室(4)，其具有能够减压的内部空间；等离子源(12)，其在腔室(4)内产生等离子；工作台(11)，其设置在腔室(4)内，并载置搬运托架(5)；罩(28)，其载置在工作台(11)的上方，覆盖保持片(6)和框架(7)，且具有以在厚度方向上贯通的方式形成的窗部(32)。罩(28)由导热性优异的材料构成，暴露于等离子的表面中的、至少窗部(32)侧由保护部(28a)覆盖，保护部(28a)由与等离子反应的反应性低的材料构成。

公开(公告)号：CN107180788A

公开(公告)日：2017-09-19

申请号：CN201710082554.4

申请日：2017-02-15

Applicant: 松下知识产权经营株式会社

Inventor： 置田尚吾 ,  针贝笃史 ,  伊藤彰宏 ,  松原功幸 ,  水野文二

IPC: H01L21/78 ,  H01L21/3065

CPC classification number: H01L21/78 ,  H01L21/3065 ,  H01L21/30655 ,  H01L21/31116 ,  H01L21/67069 ,  H01L21/67109 ,  H01L21/6831 ,  H01L21/6833 ,  H01L21/6836 ,  H01L21/68742 ,  H01L2221/68327 ,  H01L2221/68336 ,  H01L2221/68381

Abstract: 提供一种元件芯片的制造方法，抑制拾取时元件芯片的破裂。元件芯片的制造方法包括载置工序和等离子体切割工序。载置工序，将具备第1主面以及第2主面、并且具备多个元件区域以及划定元件区域的分割区域、并且形成了在元件区域中覆盖第1主面在分割区域中使第1主面露出的掩模的具有可挠性的半导体基板载置到载置台。等离子体切割工序，在载置台上将半导体基板的第1主面侧暴露于等离子体，从而在分割区域形成槽并且进行蚀刻，由此将半导体基板单片化为具备元件区域的多个元件芯片。半导体基板的厚度小于保持片的厚度。在等离子体切割工序中，在使槽的底部总是露出的状态下进行蚀刻，从而在元件芯片的侧面不形成扇形凹凸地将半导体基板单片化。

公开(公告)号：CN107180787A

公开(公告)日：2017-09-19

申请号：CN201710082515.4

申请日：2017-02-15

Applicant: 松下知识产权经营株式会社

Inventor： 水野文二 ,  置田尚吾 ,  广岛满 ,  樱井努 ,  松原功幸

IPC: H01L21/78 ,  H01L27/12 ,  B23K26/364 ,  B23K10/00

CPC classification number: H01L23/3192 ,  H01L21/268 ,  H01L21/31116 ,  H01L21/56 ,  H01L21/6836 ,  H01L21/78 ,  H01L23/544 ,  H01L23/562 ,  H01L2221/68318 ,  H01L2221/68327 ,  H01L2221/68381 ,  B23K10/00 ,  B23K26/364 ,  H01L27/1207

Abstract: 一种元件芯片及其制造方法。元件芯片的制造方法包括激光划片工序，对具备第1层和第2层的基板的分割区域从第2层侧照射激光，从而在分割区域形成具备露出第1层的露出部的开口，并且在包含露出部的第1层的表层部形成第1损伤区域，在第1损伤区域的附近且被第2层覆盖的第1层的表层部形成第2损伤区域。而且，包括各向同性蚀刻工序，在激光划片工序之后，通过使基板暴露于第1等离子体从而各向同性地蚀刻第1层，从而除去第1损伤区域和第2损伤区域。还包括等离子体切割工序，在各向同性蚀刻工序之后，在用支承构件支承了第2主面的状态下，将基板暴露于第2等离子体，各向异性地蚀刻第1层，从而将基板分割为具备元件区域的多个元件芯片。

公开(公告)号：CN107180745A

公开(公告)日：2017-09-19

申请号：CN201710082551.0

申请日：2017-02-15

Applicant: 松下知识产权经营株式会社

Inventor： 水野文二 ,  置田尚吾 ,  广岛满 ,  樱井努 ,  松原功幸

IPC: H01L21/02 ,  H01L21/56 ,  H01L23/00 ,  H01L23/28

CPC classification number: H01L21/78 ,  H01J2237/334 ,  H01L21/268 ,  H01L21/3065 ,  H01L21/30655 ,  H01L21/31116 ,  H01L21/67069 ,  H01L21/67109 ,  H01L21/67115 ,  H01L21/6831 ,  H01L21/02 ,  H01L21/56 ,  H01L23/28 ,  H01L23/562

Abstract: 一种元件芯片的制造方法。元件芯片的制造方法包括准备基板的工序，基板具备第1主面及第2主面，并且具备作为半导体层的第1层和包含绝缘膜的第2层。包括激光划片工序，对分割区域从第1主面侧照射激光从而形成具备露出第1层的露出部的开口，在露出部以外的开口的周围形成残留了分割区域中的第2层的残留区域，在分割区域中的第1层形成包含露出部的第1层的表层部的第1损伤区域和被残留区域覆盖的第1层的表层部的第2损伤区域。包括：露出工序，使第2损伤区域露出；和等离子体切割工序，在支承构件支承了第2主面的状态下，将开口暴露于第1等离子体，与第1损伤区域以及第2损伤区域一起蚀刻第1层，分割为具备元件区域的多个元件芯片。

公开(公告)号：CN107039292A

公开(公告)日：2017-08-11

申请号：CN201710063033.4

申请日：2017-01-25

Applicant: 松下知识产权经营株式会社

Inventor： 针贝笃史 ,  置田尚吾 ,  松原功幸

IPC: H01L21/56 ,  H01L21/78 ,  H01L23/29 ,  H05K3/34

CPC classification number: H01L23/49811 ,  H01L21/0212 ,  H01L21/02274 ,  H01L21/3065 ,  H01L21/30655 ,  H01L21/3081 ,  H01L21/31138 ,  H01L21/563 ,  H01L21/78 ,  H01L21/784 ,  H01L23/3171 ,  H01L23/3185 ,  H01L24/09 ,  H01L24/89 ,  H01L2224/80801 ,  H01L2224/81 ,  H01L2924/15323 ,  H01L21/56 ,  H01L23/291 ,  H05K3/34

Abstract: 一种元件芯片的制造方法、电子部件安装构造体及其制造方法，能够抑制安装过程中的导电性材料的爬升。将具有多个元件区域且元件面被绝缘膜(4)覆盖的基板分割而制造多个元件芯片(10)的元件芯片的制造方法中使用的等离子体处理工序中，通过将基板暴露于第一等离子体，将基板分割成元件芯片(10)，成为具备第一面(10a)、第二面(10b)及侧面(10c)的元件芯片(10)彼此隔开间隔地保持在载体(6)上且露出了绝缘膜(4)的状态，通过将这些元件芯片(10)暴露于灰化用的第二等离子体，使绝缘膜(4)后退而形成凹陷部(C)后，通过保护膜形成用的第三等离子体，用保护膜(12a)覆盖凹陷部(C)，抑制安装过程中导电性材料向侧面(10c)的爬升。

公开(公告)号：CN106024566A

公开(公告)日：2016-10-12

申请号：CN201610032933.8

申请日：2016-01-19

Applicant: 松下知识产权经营株式会社

Inventor： 置田尚吾 ,  针贝笃史 ,  松原功幸

IPC: H01J37/32

CPC classification number: H01L21/3065 ,  H01J37/32568 ,  H01J37/32697 ,  H01J37/32715 ,  H01J37/32724 ,  H01L21/67109 ,  H01L21/6833 ,  H01L21/6836 ,  H01L21/68742 ,  H01L21/78 ,  H01L2221/68327 ,  H01J37/32431 ,  H01J37/32733

Abstract: 一种等离子处理装置，具备：反应室；使反应室中产生等离子的等离子产生部；配置在反应室的内部，搭载输送载体的工作台；具备设置在工作台内部的电极部的静电吸附机构；在工作台上的搭载位置与从工作台向上方脱离的交接位置之间支撑输送载体的支撑部；和使支撑部相对于工作台升降的升降机构，1)在使支撑部下降，将输送载体搭载于工作台时，在进行设置在工作台内部的加热器对工作台的加热的状态下，静电吸附机构开始向电极部施加电压，在输送载体与工作台接触后，且停止加热器对工作台的加热后，等离子产生部产生等离子，或2)在使支撑部下降，将输送载体搭载于工作台时，支撑部支撑输送载体，以使框架在相对于工作台倾斜的状态下与工作台接触。

公开(公告)号：CN107180753B

公开(公告)日：2023-05-23

申请号：CN201710088563.4

申请日：2017-02-17

Applicant: 松下知识产权经营株式会社

Inventor： 置田尚吾 ,  针贝笃史

IPC: H01L21/3065

Abstract: 一种元件芯片的制造方法，在对保持在保持片的基板进行等离子体切割时提高产品的成品率。元件芯片的制造方法包括：准备工序，准备将基板的第1主面粘接到保持片而保持在保持片的基板；载置工序，将保持了基板的保持片载置到设置在等离子体处理装置内的载置台；和等离子体切割工序，将基板的分割区域等离子体蚀刻到第1主面，将基板单片化为多个元件芯片。等离子体切割工序包括：第1等离子体蚀刻工序，在载置台与保持片之间供给冷却用气体，同时等离子体蚀刻分割区域的厚度的一部分；和第2等离子体蚀刻工序，在第1等离子体蚀刻工序之后，停止冷却用气体的供给，等离子体蚀刻分割区域的剩余部分。