公开(公告)号：US08437175B2

公开(公告)日：2013-05-07

申请号：US13408389

申请日：2012-02-29

申请人： Thomas Nirschl ,  Jan Otterstedt ,  Michael Bollu ,  Wolf Allers

发明人： Thomas Nirschl ,  Jan Otterstedt ,  Michael Bollu ,  Wolf Allers

IPC分类号： G11C11/24

CPC分类号： G11C16/12 ,  G11C16/24

摘要： In one embodiment, a bit-line interface is disclosed. The bit-line interface has a multiplexer having a plurality of bit-line outputs, and a write path coupled to a multiplexer signal input. The bit-line interface also has a read path coupled to the multiplexer signal input, wherein the read path and the write path share at least one component.

摘要翻译： 在一个实施例中，公开了位线接口。 位线接口具有多路复用器，其具有多个位线输出，以及耦合到多路复用器信号输入的写入路径。 位线接口还具有耦合到多路复用器信号输入的读取路径，其中读取路径和写入路径共享至少一个组件。

公开(公告)号：US08416625B2

公开(公告)日：2013-04-09

申请号：US13217448

申请日：2011-08-25

申请人： Thomas Nirschl

发明人： Thomas Nirschl

IPC分类号： G11C11/34 ,  G11C16/06

CPC分类号： G11C7/12 ,  G11C16/24

摘要： In one embodiment, a bit-line driver has a first driver having a source terminal coupled to a high-voltage supply bus and a drain terminal coupled to the bit-line, and a second driver having a source terminal coupled to a high-voltage return bus and a drain terminal coupled to the bit line. The bit-line driver also has a first pre-driver coupled to a gate terminal of the first driver and a second pre-driver coupled to a gate terminal of the second driver. The first and second drivers use a first type of transistor, and the first and second pre-drivers use a second type of transistor. The first type of transistor is rated at a higher voltage than the second type of transistor.

摘要翻译： 在一个实施例中，位线驱动器具有第一驱动器，其具有耦合到高压电源总线的源极端子和耦合到位线的漏极端子，以及具有耦合到高电压的源极端子的第二驱动器 返回总线和耦合到位线的漏极端子。 位线驱动器还具有耦合到第一驱动器的栅极端子的第一预驱动器和耦合到第二驱动器的栅极端子的第二预驱动器。 第一和第二驱动器使用第一类晶体管，第一和第二预驱动器使用第二类晶体管。 第一种晶体管的额定电压高于第二类晶体管。

公开(公告)号：US08327062B2

公开(公告)日：2012-12-04

申请号：US12331206

申请日：2008-12-09

申请人： Jan Otterstedt ,  Thomas Nirschl ,  Michael Bollu ,  Wolf Allers

发明人： Jan Otterstedt ,  Thomas Nirschl ,  Michael Bollu ,  Wolf Allers

IPC分类号： G06F12/00 ,  G06F12/04 ,  G06F12/06 ,  G06F13/00 ,  G11C16/02 ,  G11C16/16

CPC分类号： G11C16/10 ,  G11C7/1006 ,  G11C13/0069 ,  G11C2013/0088

摘要： Non volatile memories and methods of programming thereof are disclosed. In one embodiment, the method of programming a memory array includes receiving a series of data blocks, each data block having a number of bits that are to be programmed, determining the number of bits that are to be programmed in a first data block, determining the number of bits that are to be programmed in a second data block, and writing the first data block and the second data block into the memory array in parallel if the sum of the number of bits that are to be programmed in the first data block and the second data block is not greater than a maximum value. The first and second data blocks may or may not be adjacent data blocks. Improved programming efficiency may be achieved in a memory circuit when the maximum allowable current may be limited by the application or the size of a charge pump. Inverse data may be written in parallel if the sum is greater than the maximum value.

摘要翻译： 公开了非易失性存储器及其编程方法。 在一个实施例中，编程存储器阵列的方法包括接收一系列数据块，每个数据块具有要被编程的位数，确定要在第一数据块中编程的位的数量，确定 要在第二数据块中编程的比特数，以及如果要在第一数据块中编程的比特数的总和，并行地将第一数据块和第二数据块并入到存储器阵列中 并且第二数据块不大于最大值。 第一和第二数据块可以是或可以不是相邻的数据块。 当最大允许电流受应用或电荷泵的尺寸限制时，可在存储器电路中实现改进的编程效率。 如果和大于最大值，反数据可以并行写入。

公开(公告)号：US20110310674A1

公开(公告)日：2011-12-22

申请号：US13217448

申请日：2011-08-25

申请人： Thomas Nirschl

发明人： Thomas Nirschl

IPC分类号： G11C16/24

CPC分类号： G11C7/12 ,  G11C16/24

摘要： In one embodiment, a bit-line driver is disclosed. The driver has a first driver having a source terminal coupled to a high-voltage supply bus and a drain terminal coupled to the bit-line, and a second driver having a source terminal coupled to a high-voltage return bus and a drain terminal coupled to the bit line. The driver also has a first pre-driver coupled to a gate terminal of the first driver and a second pre-driver coupled to a gate terminal of the second driver. The first and second drivers use a first type of transistor, and the first and second pre-drivers use a second type of transistor. The first type of transistor is rated at a higher voltage than the second type of transistor.

摘要翻译： 在一个实施例中，公开了位线驱动器。 驱动器具有第一驱动器，其具有耦合到高压电源总线的源极端子和耦合到位线的漏极端子，以及第二驱动器，其具有耦合到高压返回总线的源极端子和耦合到 到位线。 驱动器还具有耦合到第一驱动器的栅极端子的第一预驱动器和耦合到第二驱动器的栅极端子的第二预驱动器。 第一和第二驱动器使用第一类晶体管，第一和第二预驱动器使用第二类晶体管。 第一种晶体管的额定电压高于第二类晶体管。

公开(公告)号：US20100301896A1

公开(公告)日：2010-12-02

申请号：US12474648

申请日：2009-05-29

申请人： Thomas Nirschl ,  Berndt Gammel ,  Stefan Rueping ,  Ronald Kakoschke ,  Gerd Dirscherl ,  Philip Schlazer

发明人： Thomas Nirschl ,  Berndt Gammel ,  Stefan Rueping ,  Ronald Kakoschke ,  Gerd Dirscherl ,  Philip Schlazer

IPC分类号： H03K19/00

CPC分类号： G11C13/0004 ,  G11C13/0059 ,  G11C2213/71 ,  H01L27/2481 ,  H01L45/06 ,  H01L45/1233

摘要： A semiconductor chip having a subcircuit formed in a substrate; and a phase-change memory cell located on the subcircuit, and configured to directly detect an attack on the subcircuit, or to form a shield to prevent physical access to the subcircuit.

摘要翻译： 一种半导体芯片，其具有在基板中形成的子电路; 以及位于子电路上的相变存储器单元，并且被配置为直接检测对子电路的攻击，或者形成屏蔽以防止物理访问子电路。

公开(公告)号：US20100065891A1

公开(公告)日：2010-03-18

申请号：US12212097

申请日：2008-09-17

申请人： Jan Otterstedt ,  Thomas Nirschl ,  Michael Bollu ,  Wolf Allers

发明人： Jan Otterstedt ,  Thomas Nirschl ,  Michael Bollu ,  Wolf Allers

IPC分类号： H01L23/52

CPC分类号： H01L23/52 ,  G11C5/063 ,  G11C8/14 ,  H01L27/0207 ,  H01L27/105 ,  H01L27/11519 ,  H01L27/11565 ,  H01L27/11587 ,  H01L27/11803 ,  H01L2924/0002 ,  H01L2924/00

摘要： Embodiments of the invention describe compact memory arrays. In one embodiment, the memory cell array includes first, second, and third gate lines disposed over a substrate, the second gate lines are disposed between the first and the third gate lines. The first, the second, and the third gate lines form adjacent gate lines of the memory cell array. The memory cell array further includes first metal lines disposed over the first gate lines, the first metal lines coupled to the first gate lines; second metal lines disposed over the second gate lines, the second metal lines coupled to the second gate lines; and third metal lines disposed over the third gate lines, the third metal lines coupled to the third gate lines. The first metal lines, the second metal lines and the third metal lines are disposed in different metallization levels.

摘要翻译： 本发明的实施例描述了紧凑型存储器阵列。 在一个实施例中，存储单元阵列包括设置在衬底上的第一，第二和第三栅极线，第二栅极线设置在第一和第三栅极线之间。 第一，第二和第三栅极线形成存储单元阵列的相邻栅极线。 存储单元阵列还包括布置在第一栅极线上的第一金属线，耦合到第一栅极线的第一金属线; 第二金属线设置在第二栅极线上，第二金属线耦合到第二栅极线; 以及设置在所述第三栅极线上的第三金属线，所述第三金属线耦合到所述第三栅极线。 第一金属线，第二金属线和第三金属线设置在不同的金属化水平。

公开(公告)号：US07679963B2

公开(公告)日：2010-03-16

申请号：US11576416

申请日：2005-07-08

申请人： Ronald Kakoschke ,  Thomas Nirschl ,  Doris Schmitt-Landsiedel

发明人： Ronald Kakoschke ,  Thomas Nirschl ,  Doris Schmitt-Landsiedel

IPC分类号： G11C16/06

CPC分类号： H01L29/7391 ,  G11C8/08 ,  G11C16/08 ,  H01L27/088 ,  H01L27/105 ,  H01L27/1203

摘要： An intergrated circuit having a drive circuit is disclosed. One embodiment provides an intergrated memory circuit arrangement with a drive circuit for an EEPROM. In one embodiment, the drive circuit contains tunnel field effect transistors and can be produced in particular on a small chip area.

摘要翻译： 公开了一种具有驱动电路的集成电路。 一个实施例提供了一种具有用于EEPROM的驱动电路的集成存储器电路装置。 在一个实施例中，驱动电路包含隧道场效应晶体管，并且特别可以在小芯片区域上产生。

公开(公告)号：US07652914B2

公开(公告)日：2010-01-26

申请号：US11651157

申请日：2007-01-09

申请人： Thomas Nirschl ,  Roger Cheek ,  Mark Lamorey ,  Ming-Hsiu Lee

发明人： Thomas Nirschl ,  Roger Cheek ,  Mark Lamorey ,  Ming-Hsiu Lee

IPC分类号： G11C11/00

CPC分类号： G11C13/003 ,  G11C13/0004 ,  G11C2213/74 ,  G11C2213/79

摘要： A memory includes a bit line and a phase change element. A first side of the phase change element is coupled to the bit line. The memory includes a first access device coupled to a second side of the phase change element and a second access device coupled to the second side of the phase change element. The memory includes a circuit for precharging the bit line and one of selecting only the first access device to program the phase change element to a first state and selecting both the first access device and the second access device to program the phase change element to a second state.

摘要翻译： 存储器包括位线和相变元件。 相变元件的第一侧耦合到位线。 存储器包括耦合到相变元件的第二侧的第一存取装置和耦合到相变元件的第二侧的第二存取装置。 存储器包括用于对位线进行预充电的电路和仅选择第一存取装置以将相变元件编程为第一状态的电路，并且选择第一存取装置和第二存取装置以将相变元件编程为第二 州。

公开(公告)号：US07580297B2

公开(公告)日：2009-08-25

申请号：US11731766

申请日：2007-03-30

申请人： Thomas Nirschl ,  Jan Otterstedt

发明人： Thomas Nirschl ,  Jan Otterstedt

IPC分类号： G11C16/04

CPC分类号： G11C11/5642 ,  G11C16/32 ,  G11C2211/5634

摘要： A multi-level sensing scheme compares the state of a multi-level storage cell with monotonously changing reference states, which are associated to different information values. That particular information value is identified to be the information stored in the multi-level storage cell, which has associated that reference state which, in a changing direction, firstly exceeds the state.

摘要翻译： 多级感测方案将多级存储单元的状态与单调变化的参考状态进行比较，其与不同的信息值相关联。 该特定信息值被识别为存储在多级存储单元中的信息，其与改变方向上首先超过该状态的参考状态相关联。

公开(公告)号：US07570507B2

公开(公告)日：2009-08-04

申请号：US11771312

申请日：2007-06-29

申请人： Thomas Nirschl

发明人： Thomas Nirschl

IPC分类号： G11C11/00

CPC分类号： G11C13/00 ,  G11C13/0004 ,  G11C13/004 ,  G11C2013/0042 ,  G11C2213/79

摘要： A memory device includes an array portion of resistive memory cells comprising a plurality of bit line pairs. The device further includes a read circuit operably associated with a first charged line, wherein the read circuit comprises a precharge circuit configured to charge a first line at a first rate, and to charge a second line at a second rate, the first and second charge rates based on a state of a memory cell coupled between the respective lines. The read circuit may further include a ground circuit configured to pull the respective lines to a ground potential, and a sense circuit coupled to the line pair configured to sense a differential voltage between the line pair in response to the state of the memory cell.

摘要翻译： 存储器件包括包括多个位线对的电阻性存储器单元的阵列部分。 该装置还包括可操作地与第一充电线路相关联的读取电路，其中读取电路包括预充电电路，其被配置为以第一速率对第一线路充电，并以第二速率对第二线路充电，第一和第二充电 基于耦合在各行之间的存储单元的状态的速率。 读取电路还可以包括被配置为将各个线路拉到接地电位的接地电路，以及耦合到线对的感测电路，被配置为响应于存储器单元的状态感测线对之间的差分电压。