知搜-全球专利检索

  1. 登录
  2. 注册

搜索结果

50 条记录 (耗时 0.021 秒)

    In-process electrical connector
    1.
    发明授权
    In-process electrical connector 有权
    在线电连接器

    公开(公告)号：US09054632B2

    公开(公告)日：2015-06-09

    申请号：US13198256

    申请日：2011-08-04

    申请人： James Hinkle ,  Imran Khan ,  Modesto Sanchez ,  Thomas Truman

    发明人： James Hinkle ,  Imran Khan ,  Modesto Sanchez ,  Thomas Truman

    IPC分类号： G01R31/26 ,  H02S50/10 ,  G01R1/073

    CPC分类号： H02S50/10 ,  G01R1/07342

    摘要： Characteristics of partially assembled photovoltaic modules can be determined using electrical connection apparatuses and methods. By providing deformable electrical contacts against a partially assembled module on an assembly line, an electrical bias can be applied to the module before the module is completely assembled. An electrical connection apparatus for a photovoltaic module may include a first contact configured to engage a first lead on the photovoltaic module, a second contact configured to engage a second lead on the photovoltaic module, and an electrical power source configured to apply an electrical bias between the first contact and the second contact.

    摘要翻译： 可以使用电连接装置和方法来确定部分组装的光伏模块的特性。 通过向装配线上的部分组装的模块提供可变形的电触点，在模块完全组装之前，可以将电偏压施加到模块。 用于光伏模块的电连接装置可以包括被配置为接合光伏模块上的第一引线的第一触点，被配置为接合光伏模块上的第二引线的第二触点和被配置为在光伏模块之间施加电偏压的电源 第一次接触和第二次接触。

    GENERIC PACKET FILTERING
    2.
    发明申请
    GENERIC PACKET FILTERING 有权
    一般分组过滤

    公开(公告)号：US20120230235A1

    公开(公告)日：2012-09-13

    申请号：US13411146

    申请日：2012-03-02

    申请人： Michelle Perras ,  Juan Carlos Zuniga ,  Alexander Reznik ,  Reeteshkumar Varshney ,  Imran Khan

    发明人： Michelle Perras ,  Juan Carlos Zuniga ,  Alexander Reznik ,  Reeteshkumar Varshney ,  Imran Khan

    IPC分类号： H04W4/00

    CPC分类号： H04L69/22 ,  H04L69/14 ,  H04W28/06

    摘要： Embodiments contemplate one or more techniques for packet filtering. One or more embodiments may apply specific routing and/or forwarding rules on some or each packet when a device has one or more, or multiple, interfaces. Contemplated filtering techniques may be implemented in a module and/or without modifying an IP stack. The contemplated packet filtering techniques may apply to a terminal in uplink and/or downlink as well as to any network node. An incoming packet table may be created using 5-tuple, 6-tuple, and/or tags, among other mechanisms, to support incoming and/or outgoing packet filtering.

    摘要翻译： 实施例考虑了一种或多种用于分组过滤的技术。 一个或多个实施例可以在设备具有一个或多个或多个接口时在一些或每个分组上应用特定路由和/或转发规则。 考虑过滤技术可以在模块中实现和/或不修改IP堆栈。 预期的分组过滤技术可以应用于上行链路和/或下行链路中的终端以及任何网络节点。 可以使用5元组，6元组和/或标签以及其他机制来创建输入分组表，以支持传入和/或传出分组过滤。

    Zero Temperature Coefficient Capacitor
    3.
    发明申请
    Zero Temperature Coefficient Capacitor 有权
    零温度系数电容器

    公开(公告)号：US20120098045A1

    公开(公告)日：2012-04-26

    申请号：US13267674

    申请日：2011-10-06

    申请人： Weidong Tian ,  Imran Khan

    发明人： Weidong Tian ,  Imran Khan

    IPC分类号： H01L29/772 ,  H01L21/336 ,  H01L29/92

    CPC分类号： H01L28/40 ,  H01L27/0629 ,  H01L29/94

    摘要： A zero temperature coefficient (ZTC) capacitor including a silicon dioxide dielectric layer with a phosphorus density between 1.7×1020 atoms/cm3 and 2.3×1020 atoms/cm3. An integrated circuit containing a ZTC capacitor including a silicon dioxide dielectric layer with a phosphorus density between 1.7×1020 atoms/cm3 and 2.3×1020 atoms/cm3. A process of forming an integrated circuit containing a ZTC capacitor including a silicon dioxide dielectric layer with a phosphorus density between 1.7×1020 atoms/cm3 and 2.3×1020 atoms/cm3.

    摘要翻译： 零温度系数（ZTC）电容器，其包括磷密度在1.7×1020原子/ cm3至2.3×1020原子/ cm3之间的二氧化硅介电层。 一种包含ZTC电容器的集成电路，其包括磷密度为1.7×1020原子/ cm3至2.3×1020原子/ cm3的二氧化硅电介质层。 形成包含Zinc电容器的集成电路的过程，该电容器包括磷密度为1.7×1020原子/ cm3至2.3×1020原子/ cm3的二氧化硅介电层。

    METHOD TO OBTAIN MULTIPLE GATE THICKNESSES USING IN-SITU GATE ETCH MASK APPROACH
    6.
    发明申请
    METHOD TO OBTAIN MULTIPLE GATE THICKNESSES USING IN-SITU GATE ETCH MASK APPROACH 有权
    使用现场浇口掩模方法获取多个浇口厚度的方法

    公开(公告)号：US20080268630A1

    公开(公告)日：2008-10-30

    申请号：US11741998

    申请日：2007-04-30

    申请人： Imran Khan ,  Ahmed Shibly ,  Dong-Hyuk Ju

    发明人： Imran Khan ,  Ahmed Shibly ,  Dong-Hyuk Ju

    IPC分类号： H01L21/3205

    CPC分类号： H01L21/31144 ,  H01L21/823456 ,  H01L21/823462 ,  H01L21/82385 ,  H01L21/823857

    摘要： Making gates having multiple thicknesses on the same substrate in a given process flow is provided. For example, a method of making a semiconductor structure having at least two gates of different thickness involves forming a first gate layer having a first thickness; patterning a first hard mask over a portion of the first gate layer to define a first gate underneath the first hard mask having a first gate thickness; forming a second gate layer having a second thickness over the first gate layer and the first hard mask; patterning a second hard mask over a portion of the second gate layer to define a second gate underneath the second hard mask having a second gate thickness; removing portions of the first gate layer and the second gate layer that are not under the first hard mask and the second hard mask; and removing the first hard mask and the second hard mask to provide two gates of different thicknesses.

    摘要翻译： 提供了在给定的工艺流程中在同一基板上制造具有多个厚度的浇口。 例如，制造具有不同厚度的至少两个栅极的半导体结构的方法包括形成具有第一厚度的第一栅极层; 在第一栅极层的一部分上图案化第一硬掩模以限定具有第一栅极厚度的第一硬掩模下面的第一栅极; 在所述第一栅极层和所述第一硬掩模上形成具有第二厚度的第二栅极层; 在第二栅极层的一部分上图案化第二硬掩模以限定具有第二栅极厚度的第二硬掩模下方的第二栅极; 去除不在第一硬掩模下面的第一栅极层和第二栅极层的部分和第二硬掩模; 以及去除第一硬掩模和第二硬掩模以提供不同厚度的两个栅极。

    JFET structure for integrated circuit and fabrication method
    7.
    发明授权
    JFET structure for integrated circuit and fabrication method 有权
    集成电路和制造方法的JFET结构

    公开(公告)号：US07268394B2

    公开(公告)日：2007-09-11

    申请号：US11038562

    申请日：2005-01-18

    申请人： Pinghai Hao ,  Fan-Chi Hou ,  Imran Khan

    发明人： Pinghai Hao ,  Fan-Chi Hou ,  Imran Khan

    IPC分类号： H01L29/76

    CPC分类号： H01L27/085 ,  G11C2211/4068 ,  H01L21/8232 ,  H01L29/0692 ,  H01L29/1066 ,  H01L29/66901 ,  H01L29/808

    摘要： Junction field effect transistors (JFETs) can be fabricated with an epitaxial layer that forms a sufficiently thick channel region to enable the JFET for use in high voltage applications (e.g., having a breakdown voltage greater than about 20V). Additionally or alternatively, threshold voltage (VT) implants can be introduced at one or more of the gate, source and drain regions to improve noise performance of the JFET. Additionally, fabrication of such a JFET can be facilitated forming the entire JFET structure concurrently with a CMOS fabrication process and/or with a BiCMOS fabrication process.

    摘要翻译： 结型场效应晶体管（JFET）可以用形成足够厚的沟道区的外延层来制造，以使得JFET可用于高电压应用（例如具有大于约20V的击穿电压）。 另外或替代地，可以在栅极，源极和漏极区域中的一个或多个处引入阈值电压（VT）注入，以改善JFET的噪声性能。 另外，这样的JFET的制造可以促进与CMOS制造工艺和/或BiCMOS制造工艺同时形成整个JFET结构。

    Low cost fabrication method for high voltage, high drain current MOS transistor
    8.
    发明申请
    Low cost fabrication method for high voltage, high drain current MOS transistor 有权
    低成本高漏极电流MOS晶体管制造方法

    公开(公告)号：US20050118753A1

    公开(公告)日：2005-06-02

    申请号：US10725642

    申请日：2003-12-02

    申请人： Taylor Efland ,  Jozef Mitros ,  Imran Khan

    发明人： Taylor Efland ,  Jozef Mitros ,  Imran Khan

    IPC分类号： H01L21/336 ,  H01L21/8234 ,  H01L29/08 ,  H01L29/10 ,  H01L29/423 ,  H01L29/78

    CPC分类号： H01L29/0847 ,  H01L29/0878 ,  H01L29/1083 ,  H01L29/1087 ,  H01L29/42368 ,  H01L29/66659 ,  H01L29/7835

    摘要： A method for reducing the drain resistance of a drain-extended MOS transistor in a semiconductor wafer, while maintaining a high transistor breakdown voltage. The method provides a first well (502) of a first conductivity type, operable as the extension of the transistor drain (501) of the first conductivity type; portions of the well are covered by a first insulator (503) having a first thickness. A second well (504) of the opposite conductivity type is intended to contain the transistor source (506) of the first conductivity type; portions of the second well are covered by a second insulator (507) thinner than the first insulator. The first and second wells form a junction (505) that terminates at the second insulator (530a, 530b). The method deposits a photoresist layer (510) over the wafer, which is patterned by opening a window (510a) that extends from the drain to the junction termination. Next, ions (540) of the first conductivity type are implanted through the window into the first well; these said ions have an energy to limit the penetration depth (541) to the first insulator thickness, and a dose to create a well region (560) of high doping concentration adjacent to the junction termination (530a).

    摘要翻译： 一种在保持高晶体管击穿电压的同时降低半导体晶片中的漏极扩展MOS晶体管的漏极电阻的方法。 该方法提供第一导电类型的第一阱（50​​2），其可操作为第一导电类型的晶体管漏极（501）的延伸; 阱的一部分被具有第一厚度的第一绝缘体（503）覆盖。 相反导电类型的第二阱（504）旨在包含第一导电类型的晶体管源（506）; 第二阱的部分被比第一绝缘体薄的第二绝缘体（507）覆盖。 第一和第二阱形成终止于第二绝缘体（530a，530b）的结（505）。 该方法将光致抗蚀剂层（510）沉积在晶片之上，其通过打开从漏极延伸到结终端的窗口（510a）而被图案化。 接下来，通过窗口将第一导电类型的离子（540）注入到第一阱中; 这些所述离子具有将穿透深度（541）限制到第一绝缘体厚度的能量，以及用于产生邻近连接终端（530a）的高掺杂浓度的阱区（560）的剂量。

    Integrated circuit capacitor and method
    9.
    发明授权
    Integrated circuit capacitor and method 有权
    集成电路电容及方法

    公开(公告)号：US06432791B1

    公开(公告)日：2002-08-13

    申请号：US09548061

    申请日：2000-04-12

    申请人： Louis N. Hutter ,  Peter S. Ying ,  Imran Khan

    发明人： Louis N. Hutter ,  Peter S. Ying ,  Imran Khan

    IPC分类号： H01L218242

    CPC分类号： H01L27/0629

    摘要： Capacitors for integrated circuits with a common polysilicon layer for both MOS gates (274, 276, 278) and capacitor (270) lower plates but with implanted doping for the gates and masked diffusive doping for the capacitor plates.

    摘要翻译： 用于集成电路的电容器具有用于两个MOS栅极（274,276,278）和电容器（270）的公共多晶硅层，但具有用于栅极的注入掺杂和用于电容器板的掩蔽扩散掺杂。