公开(公告)号：US6121684A

公开(公告)日：2000-09-19

申请号：US359885

申请日：1999-07-26

申请人： Jhon-Jhy Liaw

发明人： Jhon-Jhy Liaw

IPC分类号： H01L21/768 ,  H01L23/485 ,  H01L27/11 ,  H01L23/48 ,  H01L23/52 ,  H01L29/40

CPC分类号： H01L21/76895 ,  H01L21/76831 ,  H01L21/76834 ,  H01L23/485 ,  H01L27/1112 ,  H01L2924/0002

摘要： The present invention provides a structure and method of forming a butting contact having protective spacers 50A that prevent shorting between a second polysilicon layer 60 and the substrate in a hole 20A in a isolation region 20. The following are provide: a isolation region 20, a first conductive line 30B over portions of the isolation region 20, and an inter-poly insulating layer 40. The protective spacers prevent shorts when the first conductive line 30B is misaligned and exposes a first portion of the isolation region 20 in a butt contact opening. A first photoresist layer 44 having a butt contact photoresist opening 44A over the first doped region 26 and over a first portion of the isolation is formed. The inter-poly insulating layer 40 is etched through the butt contact photoresist opening 44A and etches the first portion of the isolation region forming an isolation hole 20A. In an important step, protective spacers 50A are formed on the sidewalls of the isolation hole 20A. A second conductive layer 60 is formed over an inter-poly insulating layer 40, in the butt contact opening, and over the protective spacers 50A. The protective spacers 50A prevent the second conductive layer 60 from contacting the substrate in the hole 20A.

摘要翻译： 本发明提供一种形成具有保护间隔件50A的对接接触件的结构和方法，该保护间隔件防止隔离区域20中的孔20A中的第二多晶硅层60与基板之间的短路。以下提供：隔离区域20， 第一导电线30B在隔离区域20的一部分上，以及多晶硅绝缘层40.当第一导线30B未对准并且在对接接触开口中暴露隔离区域20的第一部分时，保护间隔物防止短路。 形成第一光致抗蚀剂层44，其在第一掺杂区域26上方和隔离件的第一部分上方具有对接光刻胶开口44A。 通过对接光致抗蚀剂开口44A蚀刻多晶硅绝缘层40，并蚀刻形成隔离孔20A的隔离区的第一部分。 在重要的步骤中，在隔离孔20A的侧壁上形成保护间隔件50A。 第二导电层60形成在多晶硅绝缘层40上，对接接触开口中以及保护隔离物50A之上。 保护间隔物50A防止第二导电层60与孔20A中的基板接触。

公开(公告)号：US5972759A

公开(公告)日：1999-10-26

申请号：US901632

申请日：1997-07-28

申请人： Jhon-Jhy Liaw

发明人： Jhon-Jhy Liaw

IPC分类号： H01L21/768 ,  H01L23/485 ,  H01L27/11 ,  H01L21/336

CPC分类号： H01L21/76895 ,  H01L21/76831 ,  H01L21/76834 ,  H01L23/485 ,  H01L27/1112 ,  H01L2924/0002

摘要： The present invention provides a structure and method of forming a butting contact having protective spacers 50A that prevent shorting between a second polysilicon layer 60 and the substrate in a hole 20A in a isolation region 20. The following are provide: a isolation region 20, a first conductive line 30B over portions of the isolation region 20, and an inter-poly insulating layer 40. The protective spacers prevent shorts when the first conductive line 30B is misaligned and exposes a first portion of the isolation region 20 in a butt contact opening. A first photoresist layer 44 having a butt contact photoresist opening 44A over the first doped region 26 and over a first portion of the isolation is formed. The inter-poly insulating layer 40 is etched through the butt contact photoresist opening 44A and etches the first portion of the isolation region forming an isolation hole 20A. In an important step, protective spacers 50A are formed on the sidewalls of the isolation hole 20A. A second conductive layer 60 is formed over an inter-poly insulating layer 40, in the butt contact opening, and over the protective spacers 50A. The protective spacers 50A prevent the second conductive layer 60 from contacting the substrate in the hole 20A.

摘要翻译： 本发明提供一种形成具有保护间隔件50A的对接接触件的结构和方法，该保护间隔件防止隔离区域20中的孔20A中的第二多晶硅层60与基板之间的短路。以下提供：隔离区域20， 第一导电线30B在隔离区域20的一部分上，以及多晶硅绝缘层40.当第一导线30B未对准并且在对接接触开口中暴露隔离区域20的第一部分时，保护间隔物防止短路。 形成第一光致抗蚀剂层44，其在第一掺杂区域26上方和隔离件的第一部分上方具有对接光刻胶开口44A。 通过对接光致抗蚀剂开口44A蚀刻多晶硅绝缘层40，并蚀刻形成隔离孔20A的隔离区的第一部分。 在重要的步骤中，在隔离孔20A的侧壁上形成保护间隔件50A。 第二导电层60形成在多晶硅绝缘层40上，对接接触开口中以及保护隔离物50A之上。 保护间隔物50A防止第二导电层60与孔20A中的基板接触。

公开(公告)号：US5960276A

公开(公告)日：1999-09-28

申请号：US161406

申请日：1998-09-28

申请人： Jhon-Jhy Liaw ,  Dun-Nian Yaung ,  Jin-Yuan Lee

发明人： Jhon-Jhy Liaw ,  Dun-Nian Yaung ,  Jin-Yuan Lee

IPC分类号： H01L21/762 ,  H01L21/8238 ,  H01L21/76

CPC分类号： H01L21/76229 ,  H01L21/76232 ,  H01L21/76237 ,  H01L21/823878

摘要： A method to form, in a NMOS area, a shallow trench isolation (STI) having B doped sidewalls regions 44 to reduce the NMOS reverse narrow width effect in narrow active areas 12N (e.g., narrow channel regions

摘要翻译： 在NMOS区域中形成具有B掺杂侧壁区域44的浅沟槽隔离（STI）以减小窄有源区12N（例如窄通道区域<0.1μm宽）中的NMOS反向窄宽度效应的方法。 提供具有NMOS区域13和PMOS区域15的衬底。衬底氧化物层20和阻挡层22形成在衬底上。 沟槽24在NMOS和PMOS区域中的衬底10中蚀刻。 蚀刻形成窄的有源区域12N和宽的有源区域12W。 狭窄的有源区域12N具有在0.4和1.0μm之间的宽度。 在衬底上的沟槽的侧壁和底部上生长衬里层30。 形成第一光致抗蚀剂层，覆盖PMOS区域并且在NMOS区域上具有第一开口。 在关键步骤中，在衬底中形成硼掺杂区域44的沟槽的侧壁和底部中进行大角度硼注入。 去除第一光致抗蚀剂层。 绝缘层50形成在NMOS和PMOS区域的沟槽中。 PMOS区域中的PMOS场效应晶体管和NMOS区域中的NMOS场效应晶体管形成。 本发明的硼掺杂区域44减小了NMOS区域中的反向窄的宽效应。

公开(公告)号：US5872063A

公开(公告)日：1999-02-16

申请号：US5568

申请日：1998-01-12

申请人： Li-chih Chao ,  Jhon-Jhy Liaw ,  Yuan-Chang Huang ,  Jin-Yuan Lee

发明人： Li-chih Chao ,  Jhon-Jhy Liaw ,  Yuan-Chang Huang ,  Jin-Yuan Lee

IPC分类号： H01L21/311 ,  H01L21/60 ,  H01L21/70

CPC分类号： H01L21/76897 ,  H01L21/31116 ,  Y10S257/90

摘要： A self-aligned structure and method of etching contact holes in the self-aligned structure are described. The dielectric materials, etching methods, and etchants are chosen to provide high selectivity etching. The structure comprises an electrode with a silicon oxy-nitride cap and silicon oxy-nitride spacers on the sidewalls of the electrode and the cap. An etch stop layer of silicon nitride is deposited over the substrate covering the spacers and cap. A layer of silicon oxide is deposited over the etch stop layer. Etching methods and etchants are used which provide a ratio of the etching rate of silicon oxide to the etching rate of silicon nitride or silicon oxy-nitride of at least eight and a ratio of the etching rate of silicon nitride to the etching rate of silicon oxy-nitride of at least two.

摘要翻译： 描述了自对准结构和蚀刻自对准结构中的接触孔的方法。 选择介电材料，蚀刻方法和蚀刻剂以提供高选择性蚀刻。 该结构包括在电极和盖的侧壁上具有氮氧化硅帽和氮氧化硅间隔物的电极。 氮化硅的蚀刻停止层沉积在覆盖间隔物和盖的衬底上。 氧化硅层沉积在蚀刻停止层上。 使用蚀刻方法和蚀刻剂，其提供氧化硅的蚀刻速率与氮化硅或氮氧化硅的蚀刻速率的比率至少为8，氮化硅的蚀刻速率与硅氧化物的蚀刻速率的比率 至少两个。

公开(公告)号：US5866449A

公开(公告)日：1999-02-02

申请号：US958426

申请日：1997-10-27

申请人： Jhon-Jhy Liaw ,  Jin-Yuan Lee

发明人： Jhon-Jhy Liaw ,  Jin-Yuan Lee

IPC分类号： H01L21/8244 ,  H01L27/11

CPC分类号： H01L27/11 ,  H01L27/1112 ,  Y10S257/903

摘要： This is a method of forming an SRAM transistor cell on a well in a doped semiconductor substrate. Form a gate oxide layer and a split gate layer with buried contact regions in the well and openings through the split gate layer and the gate oxide layer to the well. Form an intermediate conductor layer and a hard silicon oxide mask layer and define gate conductors. Form lightly doped source/drain regions, form spacers and source/drain regions in the well. Form a first inter-conductor dielectric layer on the cell. Define a self-aligned contact region in the cell above source/drain regions. Form a second conductor layer over the cell and patterning the second conductor layer to form a via in the self-aligned contact region. Form a second inter-conductor dielectric layer on the cell, a third conductor layer over the cell and patterning the third conductor layer to form a first resistor connected to the self-aligned contact region.

摘要翻译： 这是在掺杂半导体衬底中的阱上形成SRAM晶体管单元的方法。 在阱中形成具有掩埋接触区域的栅极氧化物层和分离栅极层，并且通过分裂栅极层和栅极氧化物层到达阱的开口。 形成中间导体层和硬氧化硅掩模层，并限定栅极导体。 形成轻掺杂的源极/漏极区域，在阱中形成间隔物和源极/漏极区域。 在电池上形成第一个导体间介质层。 在源极/漏极区域之上的单元格中定义自对准接触区域。 在单元上方形成第二导体层并且图案化第二导体层以在自对准接触区域中形成通孔。 在单元上形成第二导体间介质层，在单元上方形成第三导体层，并构图第三导体层，以形成连接到自对准接触区的第一电阻。

公开(公告)号：US09583398B2

公开(公告)日：2017-02-28

申请号：US13537770

申请日：2012-06-29

申请人： Jhon-Jhy Liaw

发明人： Jhon-Jhy Liaw

IPC分类号： H01L27/092 ,  H01L21/8234 ,  H01L21/8238 ,  H01L27/11 ,  H01L27/088 ,  H01L29/66

CPC分类号： H01L27/0886 ,  H01L21/0332 ,  H01L21/823431 ,  H01L21/823821 ,  H01L27/0924 ,  H01L27/1104 ,  H01L29/0649 ,  H01L29/6681

摘要： An integrated circuit is provided. The integrated circuit includes a substrate, a first FinFET device supported by the substrate, the first FinFET device having a first fin with a non-tiered fin profile, and a second FinFET supported by the substrate, the second FinFET having a second fin with a tiered fin profile.

摘要翻译： 提供集成电路。 集成电路包括衬底，由衬底支撑的第一FinFET器件，第一FinFET器件具有非鳍形翅片的第一鳍片和由衬底支撑的第二鳍片FET，第二鳍片FET具有第二鳍片， 分层翅片轮廓。

公开(公告)号：US09041115B2

公开(公告)日：2015-05-26

申请号：US13463687

申请日：2012-05-03

申请人： Jhon-Jhy Liaw

发明人： Jhon-Jhy Liaw

IPC分类号： H01L27/092 ,  H01L27/11

CPC分类号： H01L27/1116 ,  G11C11/412 ,  G11C11/419 ,  H01L27/0207 ,  H01L27/0886 ,  H01L27/0924 ,  H01L27/1104 ,  H01L29/0649 ,  H01L29/0847 ,  H01L29/1608 ,  H01L29/161 ,  H01L29/165 ,  H01L29/7848 ,  H01L29/7853 ,  H01L29/7855

摘要： An SRAM array is formed by a plurality of FinFETs formed by fin lines. Each fin line is formed in a substrate, wherein a bottom portion of the fin line is enclosed by an isolation region and an upper portion of the fin line protrudes above a top surface of the isolation region. From a first cross sectional view of the SRAM array, each fin line is of a rectangular shape. From a second cross sectional view of the SRAM array, the terminals of each fin line is of a tapered shape.

摘要翻译： 由阵列线形成的多个FinFET形成SRAM阵列。 每个鳍线形成在衬底中，其中鳍线的底部被隔离区包围，鳍线的上部在隔离区的顶表面上方突出。 从SRAM阵列的第一横截面图，每个鳍线是矩形。 从SRAM阵列的第二横截面图，每个鳍线的端子是锥形的。

公开(公告)号：US08809963B2

公开(公告)日：2014-08-19

申请号：US13598093

申请日：2012-08-29

申请人： Jhon-Jhy Liaw

发明人： Jhon-Jhy Liaw

IPC分类号： H01L27/11

CPC分类号： H01L27/11 ,  H01L27/0207 ,  H01L27/1104 ,  H01L29/41791 ,  H01L29/785

摘要： A static random access memory (SRAM) cell includes a straight fin and a bended fin physically disconnected from the straight fin. The bended fin has a first portion and a second portion parallel to the straight fin. The distance between the first portion of the bended fin and the straight fin is smaller than the distance between the second portion of the bended fin and the straight fin. The SRAM cell includes a pull-down transistor including a portion of a first gate strip, which forms a first and a second sub pull-down transistor with the straight fin and the first portion of the bended fin, respectively. The SRAM cell further includes a pass-gate transistor including a portion of a second gate strip, which forms a first sub pass-gate transistor with the straight fin. The pull-down transistor includes more fins than the pass-gate transistor.

摘要翻译： 静态随机存取存储器（SRAM）单元包括与直翅片物理断开的直翅片和弯曲的翅片。 弯曲的翅片具有平行于直翅片的第一部分和第二部分。 弯曲翅片的第一部分和直翅片之间的距离小于弯曲翅片的第二部分和直翅片之间的距离。 SRAM单元包括下拉晶体管，其包括第一栅极条的一部分，其分别与直鳍和弯曲鳍的第一部分形成第一和第二子下拉晶体管。 SRAM单元还包括一个包括第二栅极条的一部分的通过栅极晶体管，其形成具有直的鳍的第一子栅极晶体管。 下拉晶体管包括比传输栅极晶体管更多的鳍片。

公开(公告)号：US08693235B2

公开(公告)日：2014-04-08

申请号：US13312810

申请日：2011-12-06

申请人： Jhon-Jhy Liaw

发明人： Jhon-Jhy Liaw

IPC分类号： G11C11/00

CPC分类号： G11C11/419 ,  G11C11/412 ,  G11C11/413 ,  H01L27/0207 ,  H01L27/1211 ,  H01L29/66795 ,  H01L29/785

摘要： Methods and apparatus for providing single finFET and multiple finFET SRAM arrays on a single integrated circuit. A first single port SRAM array of a plurality of first bit cells is described, each first bit cell having a y pitch Y1 and an X pitch X1, the ratio of X1 to Y1 being greater than or equal to 2, each bit cell further having single fin finFET transistors to form a 6T SRAM cell and a first voltage control circuit; and a second single port SRAM array of a plurality of second bit cells, each second bit cell having a y pitch Y2 and an X pitch X2, the ratio of X2 to Y2 being greater than or equal to 3, each of the plurality of second bit cells comprising a 6T SRAM cell wherein the ratio of X2 to X1 is greater than about 1.1.

摘要翻译： 在单个集成电路上提供单个finFET和多个finFET SRAM阵列的方法和装置。 描述了多个第一位单元的第一单端口SRAM阵列，每个第一位单元具有ay间距Y1和X间距X1，X1与Y1之比大于或等于2，每个位单元还具有单个 鳍式finFET晶体管，形成6T SRAM单元和第一电压控制电路; 以及多个第二位单元的第二单端口SRAM阵列，每个第二位单元具有ay间距Y2和X间距X2，X2与Y2之比大于或等于3，所述多个第二位中的每一个 包含6T SRAM单元的单元，其中X2与X1之比大于约1.1。

公开(公告)号：US20130242633A1

公开(公告)日：2013-09-19

申请号：US13423968

申请日：2012-03-19

申请人： Jhon-Jhy Liaw

发明人： Jhon-Jhy Liaw

IPC分类号： G11C5/06

CPC分类号： G11C17/12 ,  H01L27/0207 ,  H01L27/0924 ,  H01L27/11226 ,  H01L27/1211

摘要： A ROM cell comprises a first first-level contact formed on a first active region of a transistor of a memory cell, a first second-level contact formed on the first first-level contact, wherein the first second-level contact shifts in a first direction with reference to the first first-level contact. The ROM cell further comprises a second first-level contact formed on a second active region of the transistor of the memory cell, wherein the second first-level contact is aligned with the first first-level contact and a second second-level formed on the second first-level contact, wherein the second second-level contact shifts in a second direction with reference to the second first-level contact, and wherein the first direction is opposite to the second direction.

摘要翻译： ROM单元包括形成在存储单元的晶体管的第一有源区上的第一第一电平触点，形成在第一第一级触点上的第一二级触点，其中第一二级触点以第一 方向参考第一级联系人。 ROM单元还包括形成在存储器单元的晶体管的第二有源区上的第二第一电平触点，其中第二第一电平触点与第一第一电平触点对准，第二二级触点形成在第二电平触点上 第二第一级触点，其中所述第二二级触头相对于所述第二第一级触点沿第二方向移动，并且其中所述第一方向与所述第二方向相反。