公开(公告)号：CN101569101B

公开(公告)日：2014-05-14

申请号：CN200780048263.8

申请日：2007-12-11

Applicant: 瑞萨电子株式会社

Inventor： 伊藤清男 ,  山冈雅直

IPC: H03K19/0175 ,  H01L21/8238 ,  H01L27/092 ,  H03K19/0185

CPC classification number: H03K19/00315 ,  H01L27/092

Abstract: 本发明提供一种CMOS电路和半导体器件，在包括当使栅极和源极为相等电压时在漏极与源极之间实质上流过亚阈值电流的MOST(M)的输出级电路中，在非激活时，对该MOST(M)的栅极施加电压以使该MOST(M)的栅极和源极之间为逆偏压。即在MOST(M)为p沟道型时，对栅极施加比p型的源极高的电压，在MOST(M)为n沟道型时，对栅极施加比n型的源极低的电压。在激活时根据输入电压保持该逆偏压状态或控制为正偏压状态。从而能够实现即使阈值电压较小也能进行漏电流较小、以高速且较小的电压振幅进行工作的CMOS电路及半导体器件。

公开(公告)号：CN101783168B

公开(公告)日：2013-06-05

申请号：CN201010003179.8

申请日：2010-01-14

Applicant: 瑞萨电子株式会社

Inventor： 小松成亘 ,  山冈雅直 ,  前田德章 ,  森本薰夫 ,  岛崎靖久

IPC: G11C11/41 ,  G11C11/413

CPC classification number: G11C11/413 ,  G11C7/08 ,  G11C7/22 ,  G11C7/227

Abstract: 本发明提供一种半导体集成电路器件，其包括多条字线(wl[0]～)、多条位线(bt[0]、bb[0]～)、多个常规存储单元(MEMCELL)、存取控制电路(WD、CTRL)、多个读出放大器(SA)、第一和第二复制位线(rplbt[0]、[1])、第一和第二复制存储单元(RPLCELL)、第一和第二逻辑电路(INV0、1)。分别在第一和第二复制位线上连接第一和第二复制存储单元，在第一和第二复制位线(rplbt[0]、[1])上分别连接第一和第二逻辑电路(INV0、1)的输入，从第二逻辑电路的输出生成读出放大器使能信号(sae)，该信号(sae)被提供给多个读出放大器(SA)。即使使用了复制位线的存储器的存储容量大容量化，也能减少读出放大器使能信号的生成定时的变化。

公开(公告)号：CN101866686A

公开(公告)日：2010-10-20

申请号：CN201010166777.7

申请日：2005-06-24

Applicant: 瑞萨电子株式会社

Inventor： 前田德章 ,  篠崎义弘 ,  山冈雅直 ,  岛崎靖久 ,  礒田正典 ,  新居浩二

IPC: G11C11/413

CPC classification number: G11C11/412 ,  G11C5/063 ,  G11C5/14 ,  G11C11/419 ,  H01L27/11 ,  H01L27/1104

Abstract: 本发明提供一种设有SRAM的半导体集成电路器件，它以低供给电压满足SNM和写余量的需求。该半导体集成电路器件包括：对应多个字线和多个互补位线设置的多个静态存储单元；多个存储单元电源线，每个存储单元电源线向连接到多个互补位线的每个的多个存储单元的每个供给工作电压；由电阻单元构成的多个电源电路，每个电源电路向每个存储单元电源线供给电源电压；和向互补位线供给对应电源电压的预充电电压的预充电电路，其中存储单元电源线构成为具有耦合电容，由此在相应互补位线上传输写信号。

公开(公告)号：CN101866686B

公开(公告)日：2012-06-27

申请号：CN201010166777.7

申请日：2005-06-24

Applicant: 瑞萨电子株式会社

Inventor： 前田德章 ,  篠崎义弘 ,  山冈雅直 ,  岛崎靖久 ,  礒田正典 ,  新居浩二

IPC: G11C11/413

CPC classification number: G11C11/412 ,  G11C5/063 ,  G11C5/14 ,  G11C11/419 ,  H01L27/11 ,  H01L27/1104

Abstract: 本发明提供一种设有SRAM的半导体集成电路器件，它以低供给电压满足SNM和写余量的需求。该半导体集成电路器件包括：对应多个字线和多个互补位线设置的多个静态存储单元；多个存储单元电源线，每个存储单元电源线向连接到多个互补位线的每个的多个存储单元的每个供给工作电压；由电阻单元构成的多个电源电路，每个电源电路向每个存储单元电源线供给电源电压；和向互补位线供给对应电源电压的预充电电压的预充电电路，其中存储单元电源线构成为具有耦合电容，由此在相应互补位线上传输写信号。

公开(公告)号：CN101901815B

公开(公告)日：2012-06-06

申请号：CN201010194091.9

申请日：2006-07-27

Applicant: 瑞萨电子株式会社

Inventor： 河原尊之 ,  山冈雅直

IPC: H01L27/12 ,  H01L29/78 ,  H01L29/40

CPC classification number: H01L27/1203 ,  H01L29/78645 ,  H01L29/78648

Abstract: 本发明提供一种半导体器件及使用该半导体器件的半导体集成电路，其根据电路的动作特性，灵活使用具有背栅的MOS，在宽度较宽的温度范围内实现高速且低功率的LSI。本发明使用具有薄膜埋入氧化膜层的FD-SOI，将薄膜埋入氧化膜层的下层半导体区域作为背栅，在逻辑电路块中，块中的负荷较轻的逻辑电路，适合块激活地从块外控制背栅的电压。在产生该背栅驱动信号的电路、以及电路块输出部等负荷较重的逻辑电路，使用连接了栅极和背栅的晶体管，利用栅极输入信号直接控制背栅。

公开(公告)号：CN101908372A

公开(公告)日：2010-12-08

申请号：CN201010211925.2

申请日：2006-09-30

Applicant: 瑞萨电子株式会社

Inventor： 山冈雅直 ,  河原尊之

IPC: G11C11/412 ,  G11C11/413

CPC classification number: G11C11/412

Abstract: 本发明提供一种半导体存储器件，在使用了小型化的晶体管的低功耗SRAM中，通过降低从漏电极流向衬底电极的漏电流和亚阈值漏电流，降低LSI电路整体的功耗，并且提高存储器单元的写入读出时的动作稳定性。并且，提供一种抑制因增加晶体管数量等造成的存储器单元的增加，抑制芯片面积的增大的技术。在使用具有BOX层的SOI或FD-SOI晶体管而构成的SRAM存储器单元中，通过控制驱动晶体管的BOX层下的阱电位，控制晶体管的阈值电压，使电流增加，从而能够实现存储器单元的稳定动作。

公开(公告)号：CN101901815A

公开(公告)日：2010-12-01

申请号：CN201010194091.9

申请日：2006-07-27

Applicant: 瑞萨电子株式会社

Inventor： 河原尊之 ,  山冈雅直

IPC: H01L27/12 ,  H01L29/78 ,  H01L29/40

CPC classification number: H01L27/1203 ,  H01L29/78645 ,  H01L29/78648

Abstract: 本发明提供一种半导体器件及使用该半导体器件的半导体集成电路，其根据电路的动作特性，灵活使用具有背栅的MOS，在宽度较宽的温度范围内实现高速且低功率的LSI。本发明使用具有薄膜埋入氧化膜层的FD-SOI，将薄膜埋入氧化膜层的下层半导体区域作为背栅，在逻辑电路块中，块中的负荷较轻的逻辑电路，适合块激活地从块外控制背栅的电压。在产生该背栅驱动信号的电路、以及电路块输出部等负荷较重的逻辑电路，使用连接了栅极和背栅的晶体管，利用栅极输入信号直接控制背栅。

公开(公告)号：CN101667452B

公开(公告)日：2012-10-31

申请号：CN200910168293.3

申请日：2009-08-24

Applicant: 瑞萨电子株式会社

Inventor： 山冈雅直 ,  长田健一

IPC: G11C11/41 ,  G11C11/413

CPC classification number: G11C8/08 ,  G11C11/412

Abstract: 本发明提供一种半导体器件，能够自动补偿存储单元写入和读出余量的劣化。半导体器件比较用于确定字线选择期间的字线定时信号和基准信号，在响应上述比较结果为读出余量低的状态时施加扩大读出余量的基板偏压，反之在该比较结果表示处于低写入余量状态时施加扩大写入余量的基板偏压。基准信号根据补偿随字线选择期间(字线脉冲宽度)变动的工作余量的情况、或在补偿因工艺变动(阈值电压的偏差)而变动的工作余量的情况来选择。通过根据字线脉冲宽度控制基板偏压能够改善随字线脉冲宽度变动的工作余量，另外，能够改善随制造时的阈值电压的偏差而变动的工作余量。