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公开(公告)号：CN101587746B
公开(公告)日：2011-01-26
申请号：CN200910151383.1
申请日：2005-02-18
Applicant: 瑞萨电子株式会社
IPC: G11C16/02
CPC classification number: G11C13/0004 , G11C13/0033 , G11C13/004 , G11C13/0064 , G11C13/0069 , G11C16/3454 , G11C2013/0092 , G11C2213/82
Abstract: 一种半导体器件，具有多个存储单元、中央处理单元、计测RESET时间的定时器电路、计测SET时间的定时器电路，通过使存储单元中使用的NMOS晶体管的阈值电压比外围电路低，容易地进行复位动作。该半导体器件的特征在于：改变在RESET和SET中流过的电流的方向，通过高速驱动位线，防止错误动作。使用最小尺寸的CMOS晶体管，以核心电压(例如1.2V)使相变元件工作时，因为CMOS晶体管的偏移，所以误写入、数据破坏成为问题。根据本发明，能以最小尺寸的单元晶体管实现低电压下的稳定工作。
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公开(公告)号：CN101661794B
公开(公告)日：2012-08-29
申请号：CN200910178504.1
申请日：2005-12-30
Applicant: 瑞萨电子株式会社
CPC classification number: G11C13/0004 , G11C5/147 , G11C8/08 , G11C13/0028 , G11C2213/79
Abstract: 本发明提供了一种半导体装置，为提高相变元件的可靠性，必须使无用的电流不流过元件。该半导体装置具有通过利用所施加的温度使状态变化来存储信息的存储器单元和输入输出电路，在通电时，在电源电路上升之前断开字线。根据本发明，可以防止无用的电流流过元件，从而可防止数据的破坏。
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公开(公告)号：CN102254570A
公开(公告)日：2011-11-23
申请号：CN201110078356.3
申请日：2005-05-19
Applicant: 瑞萨电子株式会社
CPC classification number: H01L47/00 , G11C13/0004 , H01L27/2436 , H01L27/2463 , H01L45/06 , H01L45/1233 , H01L45/144 , H01L2924/0002 , H01L2924/00
Abstract: 本发明提供一种半导体器件。例如，与位线(BL)平行地配置多个扩散层(L)，在扩散层(L)之间与位线(BL)交替地配置栅极(G)，对在位线(BL)方向排列的多个扩散层(L)，按照每个扩散层(L)交叉地配置位线接触件(BC)和源极节点接触件(SC)，在源极节点接触件(SC)上设置相变元件，从而由2个存储单元晶体管(Q1、Q2)和1个相变元件构成1个存储单元(MC)。另外，相变元件也能够不设置在源极节点接触件(SC)上而设置在位线接触件(BC)上。由此，例如能够实现存储单元晶体管的驱动能力的提高和面积的减小等。
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公开(公告)号：CN102254570B
公开(公告)日：2014-09-10
申请号：CN201110078356.3
申请日：2005-05-19
Applicant: 瑞萨电子株式会社
CPC classification number: H01L47/00 , G11C13/0004 , H01L27/2436 , H01L27/2463 , H01L45/06 , H01L45/1233 , H01L45/144 , H01L2924/0002 , H01L2924/00
Abstract: 本发明提供一种半导体器件。例如，与位线(BL)平行地配置多个扩散层(L)，在扩散层(L)之间与位线(BL)交替地配置栅极(G)，对在位线(BL)方向排列的多个扩散层(L)，按照每个扩散层(L)交叉地配置位线接触件(BC)和源极节点接触件(SC)，在源极节点接触件(SC)上设置相变元件，从而由2个存储单元晶体管(Q1、Q2)和1个相变元件构成1个存储单元(MC)。另外，相变元件也能够不设置在源极节点接触件(SC)上而设置在位线接触件(BC)上。由此，例如能够实现存储单元晶体管的驱动能力的提高和面积的减小等。
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Patent Agency Ranking
公开(公告)号：CN102629488A
公开(公告)日：2012-08-08
申请号：CN201210105161.8
申请日：2005-12-30
Applicant: 瑞萨电子株式会社
CPC classification number: G11C13/0004 , G11C5/147 , G11C8/08 , G11C13/0028 , G11C2213/79
Abstract: 本发明提供了一种半导体装置，为提高相变元件的可靠性，必须使无用的电流不流过元件。该半导体装置具有通过利用所施加的温度使状态变化来存储信息的存储器单元和输入输出电路，在通电时，在电源电路上升之前断开字线。根据本发明，可以防止无用的电流流过元件，从而可防止数据的破坏。
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公开(公告)号：CN101901815B
公开(公告)日：2012-06-06
申请号：CN201010194091.9
申请日：2006-07-27
Applicant: 瑞萨电子株式会社
CPC classification number: H01L27/1203 , H01L29/78645 , H01L29/78648
Abstract: 本发明提供一种半导体器件及使用该半导体器件的半导体集成电路，其根据电路的动作特性，灵活使用具有背栅的MOS，在宽度较宽的温度范围内实现高速且低功率的LSI。本发明使用具有薄膜埋入氧化膜层的FD-SOI，将薄膜埋入氧化膜层的下层半导体区域作为背栅，在逻辑电路块中，块中的负荷较轻的逻辑电路，适合块激活地从块外控制背栅的电压。在产生该背栅驱动信号的电路、以及电路块输出部等负荷较重的逻辑电路，使用连接了栅极和背栅的晶体管，利用栅极输入信号直接控制背栅。
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公开(公告)号：CN101673754B
公开(公告)日：2011-11-30
申请号：CN200910178205.8
申请日：2005-05-19
Applicant: 瑞萨电子株式会社
IPC: H01L27/24 , H01L23/528 , G11C11/40
CPC classification number: H01L47/00 , G11C13/0004 , H01L27/2436 , H01L27/2463 , H01L45/06 , H01L45/1233 , H01L45/144 , H01L2924/0002 , H01L2924/00
Abstract: 本发明提供一种半导体器件。例如，与位线(BL)平行地配置多个扩散层(L)，在扩散层(L)之间与位线(BL)交替地配置栅极(G)，对在位线(BL)方向排列的多个扩散层(L)，按照每个扩散层(L)交叉地配置位线接触件(BC)和源极节点接触件(SC)，在源极节点接触件(SC)上设置相变元件，从而由2个存储单元晶体管(Q1、Q2)和1个相变元件构成1个存储单元(MC)。另外，相变元件也能够不设置在源极节点接触件(SC)上而设置在位线接触件(BC)上。由此，例如能够实现存储单元晶体管的驱动能力的提高和面积的减小等。
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公开(公告)号：CN101908372A
公开(公告)日：2010-12-08
申请号：CN201010211925.2
申请日：2006-09-30
Applicant: 瑞萨电子株式会社
IPC: G11C11/412 , G11C11/413
CPC classification number: G11C11/412
Abstract: 本发明提供一种半导体存储器件，在使用了小型化的晶体管的低功耗SRAM中，通过降低从漏电极流向衬底电极的漏电流和亚阈值漏电流，降低LSI电路整体的功耗，并且提高存储器单元的写入读出时的动作稳定性。并且，提供一种抑制因增加晶体管数量等造成的存储器单元的增加，抑制芯片面积的增大的技术。在使用具有BOX层的SOI或FD-SOI晶体管而构成的SRAM存储器单元中，通过控制驱动晶体管的BOX层下的阱电位，控制晶体管的阈值电压，使电流增加，从而能够实现存储器单元的稳定动作。
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公开(公告)号：CN101901815A
公开(公告)日：2010-12-01
申请号：CN201010194091.9
申请日：2006-07-27
Applicant: 瑞萨电子株式会社
CPC classification number: H01L27/1203 , H01L29/78645 , H01L29/78648
Abstract: 本发明提供一种半导体器件及使用该半导体器件的半导体集成电路，其根据电路的动作特性，灵活使用具有背栅的MOS，在宽度较宽的温度范围内实现高速且低功率的LSI。本发明使用具有薄膜埋入氧化膜层的FD-SOI，将薄膜埋入氧化膜层的下层半导体区域作为背栅，在逻辑电路块中，块中的负荷较轻的逻辑电路，适合块激活地从块外控制背栅的电压。在产生该背栅驱动信号的电路、以及电路块输出部等负荷较重的逻辑电路，使用连接了栅极和背栅的晶体管，利用栅极输入信号直接控制背栅。
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