-
公开(公告)号：CN107195629A
公开(公告)日：2017-09-22
申请号：CN201710312912.6
申请日：2012-07-25
Applicant: 瑞萨电子株式会社
IPC: H01L27/02 , H01L27/11 , G11C11/412
CPC classification number: H01L27/1116 , G06F17/5072 , G11C11/412 , H01L23/528 , H01L27/0207 , H01L27/0928 , H01L27/1104
Abstract: 公开了一种半导体器件。更具体地，公开了一种具有SRAM的半导体器件，包括：单块的第一有源区域，第一晶体管和第五晶体管布置在该第一有源区域中；与第一有源区域分离的第二有源区域，第二晶体管布置在该第二有源区域中；单块的第三有源区域，第三晶体管和第六晶体管布置在该第三有源区域中；以及与第三有源区域分离的第四有源区域，第四晶体管布置在该第四有源区域中。每个驱动晶体管被划分为第一晶体管和第二晶体管(或者第三晶体管和第四晶体管)，并且这些驱动晶体管布置在不同的有源区域之上。
-
公开(公告)号：CN101866686B
公开(公告)日：2012-06-27
申请号：CN201010166777.7
申请日：2005-06-24
Applicant: 瑞萨电子株式会社
IPC: G11C11/413
CPC classification number: G11C11/412 , G11C5/063 , G11C5/14 , G11C11/419 , H01L27/11 , H01L27/1104
Abstract: 本发明提供一种设有SRAM的半导体集成电路器件，它以低供给电压满足SNM和写余量的需求。该半导体集成电路器件包括：对应多个字线和多个互补位线设置的多个静态存储单元；多个存储单元电源线，每个存储单元电源线向连接到多个互补位线的每个的多个存储单元的每个供给工作电压；由电阻单元构成的多个电源电路，每个电源电路向每个存储单元电源线供给电源电压；和向互补位线供给对应电源电压的预充电电压的预充电电路，其中存储单元电源线构成为具有耦合电容，由此在相应互补位线上传输写信号。
-
公开(公告)号：CN107275327A
公开(公告)日：2017-10-20
申请号：CN201710312760.X
申请日：2012-07-25
Applicant: 瑞萨电子株式会社
IPC: H01L27/02 , H01L27/11 , G11C11/412
CPC classification number: H01L27/1116 , G06F17/5072 , G11C11/412 , H01L23/528 , H01L27/0207 , H01L27/0928 , H01L27/1104
Abstract: 公开了一种半导体器件。更具体地，公开了一种具有SRAM的半导体器件，包括：单块的第一有源区域，第一晶体管和第五晶体管布置在该第一有源区域中；与第一有源区域分离的第二有源区域，第二晶体管布置在该第二有源区域中；单块的第三有源区域，第三晶体管和第六晶体管布置在该第三有源区域中；以及与第三有源区域分离的第四有源区域，第四晶体管布置在该第四有源区域中。每个驱动晶体管被划分为第一晶体管和第二晶体管(或者第三晶体管和第四晶体管)，并且这些驱动晶体管布置在不同的有源区域之上。
-
公开(公告)号：CN102903719A
公开(公告)日：2013-01-30
申请号：CN201210265327.2
申请日：2012-07-25
Applicant: 瑞萨电子株式会社
IPC: H01L27/11 , G11C11/412
CPC classification number: H01L27/1116 , G06F17/5072 , G11C11/412 , H01L23/528 , H01L27/0207 , H01L27/0928 , H01L27/1104
Abstract: 公开了一种半导体器件。更具体地，公开了一种具有SRAM的半导体器件，包括：单块的第一有源区域，第一晶体管和第五晶体管布置在该第一有源区域中；与第一有源区域分离的第二有源区域，第二晶体管布置在该第二有源区域中；单块的第三有源区域，第三晶体管和第六晶体管布置在该第三有源区域中；以及与第三有源区域分离的第四有源区域，第四晶体管布置在该第四有源区域中。每个驱动晶体管被划分为第一晶体管和第二晶体管(或者第三晶体管和第四晶体管)，并且这些驱动晶体管布置在不同的有源区域之上。
-
公开(公告)号：CN107195629B
公开(公告)日：2021-05-04
申请号：CN201710312912.6
申请日：2012-07-25
Applicant: 瑞萨电子株式会社
IPC: H01L27/02 , H01L27/11 , G11C11/412
Abstract: 公开了一种半导体器件。更具体地，公开了一种具有SRAM的半导体器件，包括：单块的第一有源区域，第一晶体管和第五晶体管布置在该第一有源区域中；与第一有源区域分离的第二有源区域，第二晶体管布置在该第二有源区域中；单块的第三有源区域，第三晶体管和第六晶体管布置在该第三有源区域中；以及与第三有源区域分离的第四有源区域，第四晶体管布置在该第四有源区域中。每个驱动晶体管被划分为第一晶体管和第二晶体管(或者第三晶体管和第四晶体管)，并且这些驱动晶体管布置在不同的有源区域之上。
-
Patent Agency Ranking
公开(公告)号：CN101546758B
公开(公告)日：2012-10-17
申请号：CN200910005796.9
申请日：2009-02-12
Applicant: 瑞萨电子株式会社
IPC: H04L1/00
Abstract: 本发明提供一种半导体器件和半导体集成电路。在具有被层叠且可相互进行无线电通信的一对半导体集成电路的半导体器件中，上述半导体集成电路包括：发送电路，其能够通过无线电发送用于规定发送定时的时钟信号和发送数据，并且调整基于无线电的发送定时；接收电路，其能够与通过无线电接收到的时钟信号同步接收数据，并调整基于无线电的接收定时；控制电路，其根据响应从上述发送电路发送来的数据而从其他半导体集成电路返回并由上述接收电路接收到的数据的正确与否，进行上述发送电路和接收电路的定时调整。能缩小用于调整进行了层叠的半导体集成电路间的近距离通信中的通信定时的电路的规模，能高精度地调整通信定时。
-
公开(公告)号：CN107275327B
公开(公告)日：2021-08-24
申请号：CN201710312760.X
申请日：2012-07-25
Applicant: 瑞萨电子株式会社
IPC: H01L27/02 , H01L27/11 , G11C11/412
Abstract: 公开了一种半导体器件。更具体地，公开了一种具有SRAM的半导体器件，包括：单块的第一有源区域，第一晶体管和第五晶体管布置在该第一有源区域中；与第一有源区域分离的第二有源区域，第二晶体管布置在该第二有源区域中；单块的第三有源区域，第三晶体管和第六晶体管布置在该第三有源区域中；以及与第三有源区域分离的第四有源区域，第四晶体管布置在该第四有源区域中。每个驱动晶体管被划分为第一晶体管和第二晶体管(或者第三晶体管和第四晶体管)，并且这些驱动晶体管布置在不同的有源区域之上。
-
公开(公告)号：CN102903719B
公开(公告)日：2017-05-31
申请号：CN201210265327.2
申请日：2012-07-25
Applicant: 瑞萨电子株式会社
IPC: H01L27/11 , G11C11/412
CPC classification number: H01L27/1116 , G06F17/5072 , G11C11/412 , H01L23/528 , H01L27/0207 , H01L27/0928 , H01L27/1104
Abstract: 公开了一种半导体器件。更具体地，公开了一种具有SRAM的半导体器件，包括：单块的第一有源区域，第一晶体管和第五晶体管布置在该第一有源区域中；与第一有源区域分离的第二有源区域，第二晶体管布置在该第二有源区域中；单块的第三有源区域，第三晶体管和第六晶体管布置在该第三有源区域中；以及与第三有源区域分离的第四有源区域，第四晶体管布置在该第四有源区域中。每个驱动晶体管被划分为第一晶体管和第二晶体管(或者第三晶体管和第四晶体管)，并且这些驱动晶体管布置在不同的有源区域之上。
-
公开(公告)号：CN101783168B
公开(公告)日：2013-06-05
申请号：CN201010003179.8
申请日：2010-01-14
Applicant: 瑞萨电子株式会社
IPC: G11C11/41 , G11C11/413
CPC classification number: G11C11/413 , G11C7/08 , G11C7/22 , G11C7/227
Abstract: 本发明提供一种半导体集成电路器件，其包括多条字线(wl[0]～)、多条位线(bt[0]、bb[0]～)、多个常规存储单元(MEMCELL)、存取控制电路(WD、CTRL)、多个读出放大器(SA)、第一和第二复制位线(rplbt[0]、[1])、第一和第二复制存储单元(RPLCELL)、第一和第二逻辑电路(INV0、1)。分别在第一和第二复制位线上连接第一和第二复制存储单元，在第一和第二复制位线(rplbt[0]、[1])上分别连接第一和第二逻辑电路(INV0、1)的输入，从第二逻辑电路的输出生成读出放大器使能信号(sae)，该信号(sae)被提供给多个读出放大器(SA)。即使使用了复制位线的存储器的存储容量大容量化，也能减少读出放大器使能信号的生成定时的变化。
-
公开(公告)号：CN101866686A
公开(公告)日：2010-10-20
申请号：CN201010166777.7
申请日：2005-06-24
Applicant: 瑞萨电子株式会社
IPC: G11C11/413
CPC classification number: G11C11/412 , G11C5/063 , G11C5/14 , G11C11/419 , H01L27/11 , H01L27/1104
Abstract: 本发明提供一种设有SRAM的半导体集成电路器件，它以低供给电压满足SNM和写余量的需求。该半导体集成电路器件包括：对应多个字线和多个互补位线设置的多个静态存储单元；多个存储单元电源线，每个存储单元电源线向连接到多个互补位线的每个的多个存储单元的每个供给工作电压；由电阻单元构成的多个电源电路，每个电源电路向每个存储单元电源线供给电源电压；和向互补位线供给对应电源电压的预充电电压的预充电电路，其中存储单元电源线构成为具有耦合电容，由此在相应互补位线上传输写信号。
-
-
-
-
-
-
-
-
-
Search Results
10
records
(took 0.023 seconds)
