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公开(公告)号：CN101540627B
公开(公告)日：2012-08-22
申请号：CN200910128016.X
申请日：2009-03-17
Applicant: 株式会社电装 , 株式会社日本自动车部品综合研究所
Abstract: 本发明涉及包括阻抗控制电路的接收装置和半导体装置。一种接收装置(1，15)包括接收电路(2，16)和阻抗控制电路(4，17)。接收电路(2，16)接收通过通信线路(3，12)传输的信号。阻抗控制电路(4，17)与接收电路(2，16)耦合并具有检测部分(5，18a，18b)。该检测部分(5，18a，18b)检测信号的物理值，该物理值包括电压、电流和电功率中的至少一种。该阻抗控制电路(4，17)基于该检测值改变输入阻抗，以便减小该信号的振铃振荡。
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公开(公告)号：CN101540627A
公开(公告)日：2009-09-23
申请号：CN200910128016.X
申请日：2009-03-17
Applicant: 株式会社电装 , 株式会社日本自动车部品综合研究所
Abstract: 本发明涉及包括阻抗控制电路的接收装置和半导体装置。一种接收装置(1，15)包括接收电路(2，16)和阻抗控制电路(4，17)。接收电路(2，16)接收通过通信线路(3，12)传输的信号。阻抗控制电路(4，17)与接收电路(2，16)耦合并具有检测部分(5，18a，18b)。该检测部分(5，18a，18b)检测信号的物理值，该物理值包括电压、电流和电功率中的至少一种。该阻抗控制电路(4，17)基于该检测值改变输入阻抗，以便减小该信号的振铃振荡。
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公开(公告)号：CN109923663A
公开(公告)日：2019-06-21
申请号：CN201780068708.2
申请日：2017-10-19
Applicant: 株式会社电装
IPC: H01L21/8234 , H01L21/336 , H01L21/822 , H01L21/8222 , H01L27/04 , H01L27/06 , H01L27/088 , H01L29/78
Abstract: 对于GGMOS的1个单元将N型体区域(5)配置多个，并且将N型体区域(5)的N型杂质浓度设定得较低，从而与阴极电极进行肖特基接触。具体而言，包围构成GGMOS的单元而将N型体区域(5)配置多个。由此，能够提高体接触电阻，能够提高基极电阻，所以能够更早地使寄生PNP晶体管导通。因而，能够可靠地抑制对被保护元件流过浪涌电流。
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公开(公告)号：CN103811492A
公开(公告)日：2014-05-21
申请号：CN201310397355.4
申请日：2013-09-04
Applicant: 株式会社电装
IPC: H01L27/085
CPC classification number: H01L29/0878 , H01L29/0653 , H01L29/0696 , H01L29/404 , H01L29/41758 , H01L29/41775 , H01L29/7394 , H01L29/7824
Abstract: 一种半导体器件包括：半导体衬底（5），包括在所述半导体衬底（5）上的第一半导体层（2）；在半导体衬底（5）中的多个半导体元件（50）；及无效区（30）。每一个半导体元件（50）都包括：在所述第一半导体层（2）的表面部分中的第二半导体层（21）；第三半导体层（17），设置在所述第一半导体层（2）的另一个表面部分中，并与所述第二半导体层（21）间隔开；及控制层（34），设置在所述第一半导体层（2）在所述第二半导体层（21）与所述第三半导体层（17）之间的部分上。所述无效区（30）设置在至少两个相邻的半导体元件（50）之间的半导体衬底（5）中；并且不提供所述半导体元件（50）的功能。
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公开(公告)号：CN101794708A
公开(公告)日：2010-08-04
申请号：CN201010002979.8
申请日：2010-01-15
Applicant: 株式会社电装
IPC: H01L21/00 , H01L21/77 , H01L21/50 , H01L21/60 , H01L27/02 , H01L23/12 , H01L23/48 , H01L23/13 , H01L23/367
CPC classification number: H01L21/84 , H01L23/3107 , H01L23/4951 , H01L23/49551 , H01L24/27 , H01L24/48 , H01L24/73 , H01L2224/32245 , H01L2224/48091 , H01L2224/48227 , H01L2224/48247 , H01L2224/73204 , H01L2224/73257 , H01L2224/73265 , H01L2224/83191 , H01L2924/00014 , H01L2924/01004 , H01L2924/01005 , H01L2924/01006 , H01L2924/01013 , H01L2924/01023 , H01L2924/01033 , H01L2924/01068 , H01L2924/01074 , H01L2924/01075 , H01L2924/01078 , H01L2924/01079 , H01L2924/01082 , H01L2924/014 , H01L2924/09701 , H01L2924/1305 , H01L2924/13055 , H01L2924/1306 , H01L2924/13091 , H01L2924/14 , H01L2924/15788 , H01L2924/181 , H01L2924/19041 , H01L2924/00 , H01L2924/00012 , H01L2224/45099 , H01L2224/45015 , H01L2924/207
Abstract: 半导体器件的制造方法包括：准备由SOI基板(30)构成的晶片的工序；在主面表层部形成电路部(LV、HV)的工序；除去SOI基板的支撑基板(29)的工序；以与电路部相对的方式将绝缘构件(3)固定在半导体层(7a)的背面的工序；切割晶片从而使其分割成多个芯片的工序；以与低电位基准电路部(LV)的一部分相对的方式，将第1导电构件(4a、62、64、65)配置在绝缘构件上，以与高电位基准电路部(HV)的一部分相对的方式，将第2导电构件(4b、62、64、65)配置在绝缘构件上的工序；以及，将第1导电构件与低电位基准电路部的第1部分电连接，将第2导电构件与高电位基准电路部的第2部分电连接的工序。
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Patent Agency Ranking
公开(公告)号：CN103811492B
公开(公告)日：2017-11-03
申请号：CN201310397355.4
申请日：2013-09-04
Applicant: 株式会社电装
IPC: H01L27/085
CPC classification number: H01L29/0878 , H01L29/0653 , H01L29/0696 , H01L29/404 , H01L29/41758 , H01L29/41775 , H01L29/7394 , H01L29/7824
Abstract: 一种半导体器件包括：半导体衬底（5），包括在所述半导体衬底（5）上的第一半导体层（2）；在半导体衬底（5）中的多个半导体元件（50）；及无效区（30）。每一个半导体元件（50）都包括：在所述第一半导体层（2）的表面部分中的第二半导体层（21）；第三半导体层（17），设置在所述第一半导体层（2）的另一个表面部分中，并与所述第二半导体层（21）间隔开；及控制层（34），设置在所述第一半导体层（2）在所述第二半导体层（21）与所述第三半导体层（17）之间的部分上。所述无效区（30）设置在至少两个相邻的半导体元件（50）之间的半导体衬底（5）中；并且不提供所述半导体元件（50）的功能。
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公开(公告)号：CN101794708B
公开(公告)日：2012-05-30
申请号：CN201010002979.8
申请日：2010-01-15
Applicant: 株式会社电装
IPC: H01L21/00 , H01L21/77 , H01L21/50 , H01L21/60 , H01L27/02 , H01L23/12 , H01L23/48 , H01L23/13 , H01L23/367
CPC classification number: H01L21/84 , H01L23/3107 , H01L23/4951 , H01L23/49551 , H01L24/27 , H01L24/48 , H01L24/73 , H01L2224/32245 , H01L2224/48091 , H01L2224/48227 , H01L2224/48247 , H01L2224/73204 , H01L2224/73257 , H01L2224/73265 , H01L2224/83191 , H01L2924/00014 , H01L2924/01004 , H01L2924/01005 , H01L2924/01006 , H01L2924/01013 , H01L2924/01023 , H01L2924/01033 , H01L2924/01068 , H01L2924/01074 , H01L2924/01075 , H01L2924/01078 , H01L2924/01079 , H01L2924/01082 , H01L2924/014 , H01L2924/09701 , H01L2924/1305 , H01L2924/13055 , H01L2924/1306 , H01L2924/13091 , H01L2924/14 , H01L2924/15788 , H01L2924/181 , H01L2924/19041 , H01L2924/00 , H01L2924/00012 , H01L2224/45099 , H01L2224/45015 , H01L2924/207
Abstract: 半导体器件的制造方法包括：准备由SOI基板(30)构成的晶片的工序；在主面表层部形成电路部(LV、HV)的工序；除去SOI基板的支撑基板(29)的工序；以与电路部相对的方式将绝缘构件(3)固定在半导体层(7a)的背面的工序；切割晶片从而使其分割成多个芯片的工序；以与低电位基准电路部(LV)的一部分相对的方式，将第1导电构件(4a、62、64、65)配置在绝缘构件上，以与高电位基准电路部(HV)的一部分相对的方式，将第2导电构件(4b、62、64、65)配置在绝缘构件上的工序；以及，将第1导电构件与低电位基准电路部的第1部分电连接，将第2导电构件与高电位基准电路部的第2部分电连接的工序。
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公开(公告)号：CN109923663B
公开(公告)日：2023-02-17
申请号：CN201780068708.2
申请日：2017-10-19
Applicant: 株式会社电装
IPC: H01L21/8234 , H01L21/336 , H01L21/822 , H01L21/8222 , H01L27/04 , H01L27/06 , H01L27/088 , H01L29/78
Abstract: 对于GGMOS的1个单元将N型体区域(5)配置多个，并且将N型体区域(5)的N型杂质浓度设定得较低，从而与阴极电极进行肖特基接触。具体而言，包围构成GGMOS的单元而将N型体区域(5)配置多个。由此，能够提高体接触电阻，能够提高基极电阻，所以能够更早地使寄生PNP晶体管导通。因而，能够可靠地抑制对被保护元件流过浪涌电流。
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公开(公告)号：CN115699269A
公开(公告)日：2023-02-03
申请号：CN202180042364.4
申请日：2021-05-24
Applicant: 株式会社电装
IPC: H01L21/331 , H01L29/732 , H01L21/336 , H01L29/786
Abstract: 半导体装置(100)具备：半导体衬底(10)，具有主面(10a)；p导电型的基极区域(30)，在半导体衬底中形成在主面侧的表层；n导电型的发射极区域(31)，形成在基极区域的表层；n导电型的集电极区域(32)，在主面侧的表层中与发射极区域分离而形成；以及STI分离部(40)，形成在主面。STI分离部的第2分离部(402)具有供基极区域与发射极区域之间的接合界面相接的热氧化膜(402b)。
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公开(公告)号：CN100530653C
公开(公告)日：2009-08-19
申请号：CN200710147106.4
申请日：2007-08-30
Applicant: 株式会社电装
IPC: H01L27/06 , H01L23/522
CPC classification number: H01L27/0727 , H01L29/0696 , H01L29/0878 , H01L29/42356 , H01L29/42368 , H01L29/4238 , H01L29/7817 , H01L29/7821
Abstract: 一种半导体器件，包括：半导体衬底(1-3)；设置在衬底(1-3)中的横向MOS晶体管(LTa-LTd)；设置在衬底(1-3)中的齐纳二极管(ZDa-ZDd)；以及设置在衬底(1-3)中的电容器(Ca-Ce)。所述晶体管(LTa-LTd)包括漏极(D)和栅极，并且二极管(ZDa-ZDd)和电容器(Ca-Ce)串联耦合在漏极(D)和栅极之间。该器件具有最小化的尺寸和高开关速度。此外，改善了开关损耗和浪涌电压。
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