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公开(公告)号：CN1901194A
公开(公告)日：2007-01-24
申请号：CN200610105521.9
申请日：2006-07-14
Applicant: 松下电器产业株式会社
IPC: H01L27/04 , H01L29/78 , H01L21/822 , H01L21/336
CPC classification number: H01L21/823412 , H01L21/32155 , H01L21/823437 , H01L21/823807 , H01L21/823828 , H01L29/7845
Abstract: 本发明提供一种不使栅极绝缘膜劣化，而提高了载流子移动性的MISFET。在MISFET中，对栅电极(5)中的设置在元件分离区域上的部分(25a)导入使晶格常数变化的杂质。以栅电极(5)的部分(25)为起点，对沟道区域施加使载流子移动性提高的方向的应力。
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公开(公告)号：CN1291484C
公开(公告)日：2006-12-20
申请号：CN200410046433.7
申请日：2004-05-31
Applicant: 松下电器产业株式会社
IPC: H01L21/8234 , H01L21/8238 , H01L21/336 , H01L27/092 , H01L29/78
CPC classification number: H01L21/823842
Abstract: 本发明提供一种半导体装置及其制造方法。作为为实现注入到栅电极(20)、(21)的杂质的活性化而进行的第1热处理，进行几乎不产生硼向多晶硅的各结晶粒内的扩散，且产生硼在结晶粒边界的扩散的低温长时间的热处理。接着，作为第2热处理，进行产生杂质向多晶硅层中的各晶粒内扩散的高温短时间的热处理，如脉冲退火、快速加热退火等。由此，能够提供被微细化、且能同时抑制栅电极中的杂质向沟道区域的渗透和栅电极的耗尽化。
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公开(公告)号：CN100372091C
公开(公告)日：2008-02-27
申请号：CN200410036986.4
申请日：2004-04-26
Applicant: 松下电器产业株式会社
IPC: H01L21/66
CPC classification number: H01L22/34 , H01L27/088 , H01L2924/0002 , Y10S257/919 , H01L2924/00
Abstract: 本发明提供一种具有能使得到的特性偏差更接近半导体装置整体的特性偏差的评价部的半导体装置及其特性评价方法。一个评价部由配置了和实际使用MIS晶体管实质上具有相同的结构的多个评价用MIS晶体管而构成，源焊盘(12)、漏焊盘(13)以及栅焊盘(14)与各个评价用MIS晶体管(TrA～TrC)的各个源区域(15)、漏区域(16)以及栅电极(17)共同电连接。如果一个评价部的有效栅宽度超过某一值，就接近半导体装置整体的特性偏差，因此使用这样的评价部能够提高半导体装置特性评价的精度。
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公开(公告)号：CN1725491A
公开(公告)日：2006-01-25
申请号：CN200510085984.9
申请日：2005-07-20
Applicant: 松下电器产业株式会社
IPC: H01L27/04 , H01L21/82 , H01L21/768
CPC classification number: H01L21/76895 , H01L21/823475 , H01L27/0207
Abstract: 提供一种抑制由光邻近效应引起的晶体管的栅极长度不均匀的半导体装置。本发明的半导体装置，横跨P型扩散区域、N型扩散区域以及元素分离区域形成，备有：具有位于扩散区域上的栅极电极单元(G21a～G21c)和位于元素分离区域上的栅极布线单元(G22a～G22c)的多个栅极多晶硅膜(G20a～G20c)。并且，贯通层间绝缘膜，设有连接在栅极布线单元(G22a～G22c)的栅极触点(C23a～C23c)，连接在各栅极触点(C23a～C23c)的布线(M21)。栅极触点(C23a～C23c)的直径R比栅极多晶硅膜(G20)的栅极长度L大。
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公开(公告)号：CN1627534A
公开(公告)日：2005-06-15
申请号：CN200410097854.2
申请日：2004-12-01
Applicant: 松下电器产业株式会社
IPC: H01L29/78 , H01L21/336
CPC classification number: H01L21/28247 , H01L21/28035 , H01L29/4925 , H01L29/6656 , H01L29/6659
Abstract: 本发明提供一种半导体器件及其制造方法，在半导体衬底(11)上形成栅绝缘膜(12)，在栅绝缘膜上形成薄膜多晶硅膜(13)。然后，通过进行等离子体氮化，向薄膜多晶硅膜(13)中导入氮。接着，在薄膜多晶硅膜(13)上形成多晶硅膜(14)，通过进行等离子体氮化，在多晶硅膜(14)的上部形成深度10nm以下的含氮区(15)。把多晶硅膜(14)构图，形成栅电极(16)。然后，在半导体衬底(11)中形成SD扩展区(17)，在栅电极(16)的侧面上形成侧壁(20)后，在半导体衬底(11)中形成源漏区(21)。在栅绝缘型的P型半导体器件中，确保NBTI特性，通过抑制栅电极中包含的硼的穿越，提高驱动力。
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Patent Agency Ranking
公开(公告)号：CN1498424A
公开(公告)日：2004-05-19
申请号：CN03800148.9
申请日：2003-02-14
Applicant: 松下电器产业株式会社
IPC: H01L27/108 , H01L21/8242 , H01L27/10
CPC classification number: H01L27/10852 , H01L27/0207 , H01L27/105 , H01L27/10894 , H01L27/10897
Abstract: 本发明提供一种以简易工序可实现希望电容的DRAM的半导体器件及其制造方法。在存储器区域设有存储单元晶体管和平板型电容器，在逻辑电路区域设有CMOS的各晶体管。平板型电容器的电容绝缘膜(15)及板形电极(16b)遍及和浅沟渠分离(12a)共有的沟渠设置，用电容绝缘膜(15)及板形电极(16b)填于沟渠上部。为储存节点的n型扩散层(19)的端部沿着沟渠上部的侧面形成到和浅沟渠分离(12a)重叠的区域。不增加衬底面积而使起作用作为电容器的部分的面积增大。
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公开(公告)号：CN100539144C
公开(公告)日：2009-09-09
申请号：CN200510085984.9
申请日：2005-07-20
Applicant: 松下电器产业株式会社
IPC: H01L27/04 , H01L21/82 , H01L21/768
CPC classification number: H01L21/76895 , H01L21/823475 , H01L27/0207
Abstract: 提供一种抑制由光邻近效应引起的晶体管的栅极长度不均匀的半导体装置。本发明的半导体装置，横跨P型扩散区域、N型扩散区域以及元素分离区域形成，备有：具有位于扩散区域上的栅极电极单元(G21a～G21c)和位于元素分离区域上的栅极布线单元(G22a～G22c)的多个栅极多晶硅膜(G20a～G20c)。并且，贯通层间绝缘膜，设有连接在栅极布线单元(G22a～G22c)的栅极触点(C23a～C23c)，连接在各栅极触点(C23a～C23c)的布线(M21)。栅极触点(C23a～C23c)的直径R比栅极多晶硅膜(G20)的栅极长度L大。
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公开(公告)号：CN101136348A
公开(公告)日：2008-03-05
申请号：CN200710149962.3
申请日：2004-04-26
Applicant: 松下电器产业株式会社
IPC: H01L21/66 , H01L23/544 , H01L27/088 , G01R31/26 , G01R31/28
CPC classification number: H01L22/34 , H01L27/088 , H01L2924/0002 , Y10S257/919 , H01L2924/00
Abstract: 本发明提供一种具有能使得到的特性偏差更接近半导体装置整体的特性偏差的评价部的半导体装置及其特性评价方法。一个评价部由配置了和实际使用MIS晶体管实质上具有相同的结构的多个评价用MIS晶体管而构成，源焊盘(12)、漏焊盘(13)以及栅焊盘(14)与各个评价用MIS晶体管(TrA～TrC)的各个源区域(15)、漏区域(16)以及栅电极(17)共同电连接。如果一个评价部的有效栅宽度超过某一值，就接近半导体装置整体的特性偏差，因此使用这样的评价部能够提高半导体装置特性评价的精度。
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公开(公告)号：CN1893084A
公开(公告)日：2007-01-10
申请号：CN200610100743.1
申请日：2006-07-04
Applicant: 松下电器产业株式会社
IPC: H01L27/11 , H01L27/088 , H01L27/02
CPC classification number: H01L27/11 , H01L27/0203 , Y10S257/903
Abstract: 在包括栅极长度方向中从栅极电极端部到半导体区域端部为止的距离不同的复数个金属绝缘体半导体晶体管的半导体装置中，使各晶体管的特性一致。第一半导体区域(RP1)的栅极长度方向的宽度(F1a、F1b)，形成的比第二半导体区域(RP2)的栅极长度方向的宽度(F2a、F2b)小。这种情况下，第一半导体区域RP1的栅极宽度方向的宽度(W1)，形成的比第二半导体区域(RP2)的栅极宽度方向的宽度(W2)宽。
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公开(公告)号：CN1263143C
公开(公告)日：2006-07-05
申请号：CN03800148.9
申请日：2003-02-14
Applicant: 松下电器产业株式会社
IPC: H01L27/108 , H01L21/8242 , H01L27/10
CPC classification number: H01L27/10852 , H01L27/0207 , H01L27/105 , H01L27/10894 , H01L27/10897
Abstract: 本发明提供一种以简易工序可实现希望电容的DRAM的半导体器件及其制造方法。在存储器区域设有存储单元晶体管和平板型电容器，在逻辑电路区域设有CMOS的各晶体管。平板型电容器的电容绝缘膜(15)及板形电极(16b)遍及和浅沟渠分离(12a)共有的沟渠设置，用电容绝缘膜(15)及板形电极(16b)填于沟渠上部。为储存节点的n型扩散层(19)的端部沿着沟渠上部的侧面形成到和浅沟渠分离(12a)重叠的区域。不增加衬底面积而使起作用作为电容器的部分的面积增大。
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