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公开(公告)号：CN107204369A
公开(公告)日：2017-09-26
申请号：CN201710052983.7
申请日：2017-01-22
Applicant: 富士电机株式会社
IPC: H01L29/78 , H01L29/06 , H01L21/336
CPC classification number: H01L29/7827 , H01L21/02529 , H01L21/0334 , H01L21/28518 , H01L21/8238 , H01L21/823814 , H01L27/2454 , H01L29/0847 , H01L29/1608 , H01L29/4966 , H01L29/66068 , H01L29/665 , H01L29/66666 , H01L29/78 , H01L2924/13091 , H01L29/0653
Abstract: 本发明提供一种半导体装置以及半导体装置的制造方法。该半导体装置不增大接触电阻，不会成为单元间距缩小的障碍，并在形成镍硅化物时，能够防止镍渗入层间绝缘膜。该半导体装置的制造方法在栅极绝缘膜(6)和栅电极(7)上形成层间绝缘膜(8)，将层间绝缘膜(8)开口，形成接触孔。接下来，用氮化钛膜(10)覆盖层间绝缘膜(8)以及通过接触孔而露出的区域(4、5)，通过回蚀刻使氮化钛膜(10)仅残留在栅极绝缘膜(6)和层间绝缘膜(8)的在接触孔露出的端部。接下来，用镍膜覆盖层间绝缘膜(8)以及通过接触孔而露出的区域(4、5)，在去除与层间绝缘膜(8)直接接触的镍膜之后，对镍膜进行加热，形成镍硅化物层(9)。
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公开(公告)号：CN105849877B
公开(公告)日：2019-06-25
申请号：CN201580003426.5
申请日：2015-07-15
Applicant: 富士电机株式会社
IPC: H01L21/336 , H01L21/28 , H01L29/12 , H01L29/417 , H01L29/423 , H01L29/49 , H01L29/78
CPC classification number: H01L29/7811 , H01L29/045 , H01L29/0615 , H01L29/0661 , H01L29/0878 , H01L29/1095 , H01L29/1608 , H01L29/408 , H01L29/41741 , H01L29/41775 , H01L29/66068 , H01L29/7815
Abstract: 半导体装置(100)在由碳化硅构成的n型的半导体基板(1)上具有n型的半导体层(2)、p型的基区(4)、n型的源区(6)、p型的接触区(7)、栅绝缘膜(9)、栅电极(10)和源电极(13)。半导体装置(100)在半导体基板(1)的背面具有漏电极(12)。在栅电极(10)的表面上设有层间绝缘膜(11)。层间绝缘膜(11)具有多层，该多层中的至少一层是由氮化硅膜(11b)构成。通过这样设置能够抑制半导体装置的特性的劣化。另外，能够抑制制造时的工序数量的增加。
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公开(公告)号：CN105849877A
公开(公告)日：2016-08-10
申请号：CN201580003426.5
申请日：2015-07-15
Applicant: 富士电机株式会社
IPC: H01L21/336 , H01L21/28 , H01L29/12 , H01L29/417 , H01L29/423 , H01L29/49 , H01L29/78
CPC classification number: H01L29/7811 , H01L29/045 , H01L29/0615 , H01L29/0661 , H01L29/0878 , H01L29/1095 , H01L29/1608 , H01L29/408 , H01L29/41741 , H01L29/41775 , H01L29/66068 , H01L29/7815
Abstract: 半导体装置(100)在由碳化硅构成的n型的半导体基板(1)上具有n型的半导体层(2)、p型的基区(4)、n型的源区(6)、p型的接触区(7)、栅绝缘膜(9)、栅电极(10)和源电极(13)。半导体装置(100)在半导体基板(1)的背面具有漏电极(12)。在栅电极(10)的表面上设有层间绝缘膜(11)。层间绝缘膜(11)具有多层，该多层中的至少一层是由氮化硅膜(11b)构成。通过这样设置能够抑制半导体装置的特性的劣化。另外，能够抑制制造时的工序数量的增加。
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公开(公告)号：CN107039268B
公开(公告)日：2022-08-09
申请号：CN201611241618.2
申请日：2016-12-29
Applicant: 富士电机株式会社
IPC: H01L21/322 , H01L21/67
Abstract: 本发明提供能够在维持低导通电阻的状态下降低栅极阈值电压的偏差且能够降低漏电不良的碳化硅半导体装置及碳化硅半导体装置的制造方法。在沟槽栅极结构的纵向型MOSFET中，以包括形成沟道的部分的方式在包括外延生长的p型碳化硅层(22)的p型基区(4)的内部设置高浓度注入区(13)。高浓度注入区(13)通过向p型碳化硅层(22)进行的p型杂质的离子注入而形成。高浓度注入区(13)通过p型的离子注入形成，与p型碳化硅层(22)相比具有高杂质浓度的峰(13a)且在深度方向具有高低差的山形的杂质浓度分布曲线(31)。通过用于形成高浓度注入区(13)的离子注入，在p型基区(4)产生晶体结构部分错乱。
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公开(公告)号：CN105453228A
公开(公告)日：2016-03-30
申请号：CN201480044578.5
申请日：2014-08-08
Applicant: 富士电机株式会社
IPC: H01L21/28 , H01L21/336 , H01L29/12 , H01L29/41 , H01L29/78
CPC classification number: H01L21/0485 , H01L21/0475 , H01L21/304 , H01L21/30625 , H01L29/1608 , H01L29/45 , H01L29/66068 , H01L29/7395 , H01L29/7802
Abstract: 首先，在n+型SiC基板(1)的正面上生长n-型SiC外延层(2)。这时，在n+型SiC基板(1)的背面上也生长背面侧n-型SiC升华层。接下来，通过磨削除去背面侧n-型SiC升华层和n+型SiC基板(1)的背面的表面层。接下来，对在n+型SiC基板(1)的磨削后的背面的表面层产生的变质层进行化学机械研磨。接下来，在n+型SiC基板(1)的研磨后的背面形成镍膜。接下来，通过热处理使镍膜硅化而形成硅化镍层。接下来，在硅化镍层的表面上，依次堆叠钛膜、镍膜和银膜而形成背面电极。通过进行以上工序，能够抑制背面电极剥离。
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Patent Agency Ranking
公开(公告)号：CN108028282B
公开(公告)日：2021-06-15
申请号：CN201680050672.0
申请日：2016-09-08
Applicant: 富士电机株式会社
IPC: H01L29/78 , H01L21/336 , H01L29/06 , H01L29/12
Abstract: 在碳化硅半导体基体的第一主面侧形成沟槽(16)，在碳化硅半导体基体的第一主面侧堆积n型碳化硅外延生长层(2)，在n型碳化硅外延生长层的表面设有n型高浓度区域(5)。另外，在n型碳化硅外延生长层(2)的表面选择性地设置第一p型基区(3)和第二p+型基区(4)，第二p+型基区(4)形成在沟槽(16)的底部。另外，n型高浓度区域(5)的深度比第一p型基区(3)和第二p+型基区(4)的深度深。由此，能够以简单的方法缓和沟槽底部的栅绝缘膜的电场强度，确保有源部的耐电压的同时使导通电阻下降。
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公开(公告)号：CN105453228B
公开(公告)日：2017-12-19
申请号：CN201480044578.5
申请日：2014-08-08
Applicant: 富士电机株式会社
IPC: H01L21/28 , H01L21/336 , H01L29/12 , H01L29/41 , H01L29/78
CPC classification number: H01L21/0485 , H01L21/0475 , H01L21/304 , H01L21/30625 , H01L29/1608 , H01L29/45 , H01L29/66068 , H01L29/7395 , H01L29/7802
Abstract: 首先，在n+型SiC基板(1)的正面上生长n‑型SiC外延层(2)。这时，在n+型SiC基板(1)的背面上也生长背面侧n‑型SiC升华层。接下来，通过磨削除去背面侧n‑型SiC升华层和n+型SiC基板(1)的背面的表面层。接下来，对在n+型SiC基板(1)的磨削后的背面的表面层产生的变质层进行化学机械研磨。接下来，在n+型SiC基板(1)的研磨后的背面形成镍膜。接下来，通过热处理使镍膜硅化而形成硅化镍层。接下来，在硅化镍层的表面上，依次堆叠钛膜、镍膜和银膜而形成背面电极。通过进行以上工序，能够抑制背面电极剥离。
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公开(公告)号：CN107026205A
公开(公告)日：2017-08-08
申请号：CN201611224426.0
申请日：2016-12-27
Applicant: 富士电机株式会社
CPC classification number: H01L21/26506 , H01L21/046 , H01L29/1608 , H01L29/36 , H01L29/4236 , H01L29/66068 , H01L29/66734 , H01L29/7813 , H01L21/0465 , H01L29/1095
Abstract: 本发明提供能够在维持低导通电阻的状态下降低栅极阈值电压的偏差，且能够降低漏电不良的碳化硅半导体装置及碳化硅半导体装置的制造方法。在沟槽栅结构的纵型MOSFET，以包括形成有沟道的部分的方式在包括外延生长而成的p型碳化硅层(22)的p型基区(4)的内部设置高浓度注入区(13)。高浓度注入区(13)通过向p型碳化硅层(22)进行的p型杂质的离子注入而形成。高浓度注入区(13)通过p型的离子注入形成，且具有在杂质浓度比p型碳化硅层(22)的杂质浓度高的峰(13a)上沿深度方向具有高低差的山形的杂质浓度分布曲线(31)。通过用于形成高浓度注入区(13)的离子注入，在p型基区(4)产生晶体结构部分错乱。
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公开(公告)号：CN102194701B
公开(公告)日：2014-03-26
申请号：CN201110058206.6
申请日：2011-03-08
Applicant: 富士电机株式会社
IPC: H01L21/336 , H01L21/265
Abstract: 本发明提供一种超级结半导体器件的制造方法。本发明的课题在于，提供降低n型柱和p型柱的电荷平衡偏差、耐压合格品率高的超级结半导体器件的制造方法。在高浓度的第一导电型半导体基板(1)上，形成由第一导电型区域(4)和第二导电型区域(5)构成的超级结构造部(10)作为漂移层，在该超级结半导体器件的制造方法中，使得向上述第一导电型区域(4)和第二导电型区域(5)中分别注入离子的总杂质量相等，并且以加速能量分别注入离子，上述加速能量使得刚注入离子后的深度方向的杂质浓度峰值位置在上述第一导电型区域(4)和第二导电型区域(5)中大致一致。
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公开(公告)号：CN107026205B
公开(公告)日：2021-08-03
申请号：CN201611224426.0
申请日：2016-12-27
Applicant: 富士电机株式会社
Abstract: 本发明提供能够在维持低导通电阻的状态下降低栅极阈值电压的偏差，且能够降低漏电不良的碳化硅半导体装置及碳化硅半导体装置的制造方法。在沟槽栅结构的纵型MOSFET，以包括形成有沟道的部分的方式在包括外延生长而成的p型碳化硅层(22)的p型基区(4)的内部设置高浓度注入区(13)。高浓度注入区(13)通过向p型碳化硅层(22)进行的p型杂质的离子注入而形成。高浓度注入区(13)通过p型的离子注入形成，且具有在杂质浓度比p型碳化硅层(22)的杂质浓度高的峰(13a)上沿深度方向具有高低差的山形的杂质浓度分布曲线(31)。通过用于形成高浓度注入区(13)的离子注入，在p型基区(4)产生晶体结构部分错乱。
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