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公开(公告)号：CN115565986A
公开(公告)日：2023-01-03
申请号：CN202210943778.0
申请日：2022-08-08
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/488 , H01L21/60
Abstract: 本公开提供一种芯片结构及形成芯片结构的方法。芯片结构包括基板。芯片结构包括第一导线，位于基板上方。前述芯片结构包括绝缘层，位于基板和第一导线上方。前述芯片结构包括导电柱，位于绝缘层上方。导电柱为一体成型，导电柱具有下表面、突出连接部和突出锁固部，突出连接部突出于下表面，并且穿过绝缘层且直接接触第一导线，突出锁固部突出于下表面且内嵌于绝缘层中。前述芯片结构包括焊锡凸块，位于导电柱上。焊锡凸块直接接触导电柱。
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公开(公告)号：CN115497909A
公开(公告)日：2022-12-20
申请号：CN202210047964.6
申请日：2022-01-17
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/528 , H01L23/535 , H01L21/78 , H01L23/31
Abstract: 本公开实施例是有关于一种半导体装置、半导体封装件以及其制造方法。一种半导体装置包括衬底、内连线结构以及多个导电通孔。所述衬底具有第一侧、第二侧以及连接所述第一侧和所述第二侧的侧壁，其中所述侧壁包括所述衬底的第一部分的第一平面侧壁、所述衬底的第二部分的第二平面侧壁以及所述衬底的第三部分的弯曲侧壁，其中所述第一平面侧壁通过所述弯曲侧壁连接到所述第二平面侧壁。所述内连线结构位于所述衬底的所述第一侧上，其中所述内连线结构的侧壁自所述第二平面侧壁偏移。所述多个导电通孔位于所述内连线结构上，其中所述内连线结构位于所述多个导电通孔和所述衬底之间。
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公开(公告)号：CN115579343A
公开(公告)日：2023-01-06
申请号：CN202210937984.0
申请日：2022-08-05
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/488 , H01L23/544 , H01L21/60
Abstract: 提供了一种半导体元件结构及其封装结构与形成方法。半导体元件结构包括半导体基板和在半导体基板上的内连线结构。半导体元件结构还包括在内连线结构上的第一导电柱。第一导电柱具有自第一导电柱的较低表面朝向半导体基板延伸的第一凸出部分。半导体元件结构更包括在内连线结构上的第二导电柱。第二导电柱具有自第二导电柱的较低表面上朝向半导体基板延伸的第二凸出部分。第一导电柱相比第二导电柱更靠近半导体基板的中心点。第二凸出部分的底部比第一凸出部分的底部还宽。
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公开(公告)号：CN114792648A
公开(公告)日：2022-07-26
申请号：CN202210171534.5
申请日：2022-02-24
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/683 , H01L21/67
Abstract: 本公开一些实施例提供一种形成封装结构的设备。所述设备包括用于接合第一封装部件和第二封装部件的加工腔室。所述设备还包括设置于加工腔室中的接合头。接合头包括与多个真空装置连通的多个真空管。所述设备还包括连接至接合头的喷嘴，配置以固持第二封装部件。喷嘴包括与真空管重叠的多个第一孔。喷嘴还包括偏离第一孔的多个第二孔，其中第二孔与第二封装部件的至少两边缘重叠。此外，所述设备包括设置于加工腔室中的吸盘座，且吸盘座是配置以固持和加热第一封装部件。
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公开(公告)号：CN119181696A
公开(公告)日：2024-12-24
申请号：CN202411216257.0
申请日：2024-09-02
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本申请的实施例提供了一种半导体器件结构。通过在半导体管芯或复合管芯上形成放电引导点(LPoD)结构来提供对静电放电(ESD)事件的保护。LPoD结构可以包括ESD路径金属结构上的上突出部分、中间金属材料部分、高度大于未提供ESD保护的正常焊料材料部分的焊料材料部分、或细长的金属条结构。LPoD结构可用于形成通孔腔的各向异性蚀刻工艺、使用焊料材料部分的接合工艺、使用金属对金属接合的接合工艺和/或焊球附接工艺。
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Patent Agency Ranking
公开(公告)号：CN115497883A
公开(公告)日：2022-12-20
申请号：CN202210162558.4
申请日：2022-02-22
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/18 , H01L23/373 , H01L23/04
Abstract: 一种半导体封装包括衬底、半导体管芯、盖体以及粘着层。半导体管芯与衬底连接。盖体位于半导体管芯以及衬底上。粘着层夹在盖体与半导体管芯之间。粘着层包括金属热界面材料(thermal interface material，TIM)层以及与金属TIM层相邻的聚合物TIM层。从俯视图来看，聚合物TIM层位于半导体管芯的角落。
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公开(公告)号：CN111261631B
公开(公告)日：2022-12-13
申请号：CN201911211799.8
申请日：2019-12-02
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/092 , H01L21/8238
Abstract: 形成半导体器件的方法包括在衬底上沉积多个层，图案化位于多个层上面的第一掩模，以及使用第一掩模对多个层实施第一蚀刻工艺。该方法还包括沿着第一掩模的侧壁和多个层的侧壁形成聚合物材料，以及去除聚合物材料。该方法还包括使用剩余的第一掩模对多个层实施第二蚀刻工艺，其中，在第二蚀刻工艺终止之后，多个层的组合侧壁轮廓包括第一部分和第二部分，并且第一部分的第一角度和第二部分的第二角度彼此不同。本发明的实施例还涉及半导体器件。
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公开(公告)号：CN111261631A
公开(公告)日：2020-06-09
申请号：CN201911211799.8
申请日：2019-12-02
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/092 , H01L21/8238
Abstract: 形成半导体器件的方法包括在衬底上沉积多个层，图案化位于多个层上面的第一掩模，以及使用第一掩模对多个层实施第一蚀刻工艺。该方法还包括沿着第一掩模的侧壁和多个层的侧壁形成聚合物材料，以及去除聚合物材料。该方法还包括使用剩余的第一掩模对多个层实施第二蚀刻工艺，其中，在第二蚀刻工艺终止之后，多个层的组合侧壁轮廓包括第一部分和第二部分，并且第一部分的第一角度和第二部分的第二角度彼此不同。本发明的实施例还涉及半导体器件。
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公开(公告)号：CN119932657A
公开(公告)日：2025-05-06
申请号：CN202411560980.0
申请日：2024-11-04
Applicant: 台湾积体电路制造股份有限公司
Abstract: 方法包括：将第一添加剂添加至电镀溶液，其中，第一添加剂是相对弱的抑制剂；将第二添加剂添加至电镀溶液，其中，第二添加剂是相对强的抑制剂；将第三添加剂添加至电镀溶液，其中，第三添加剂是流平剂；以及使用电镀溶液沉积铜，其中，大多数铜是具有(111)取向的纳米孪晶晶粒。本申请的实施例还涉及半导体器件及其形成方法。
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公开(公告)号：CN118748152A
公开(公告)日：2024-10-08
申请号：CN202410645461.8
申请日：2024-05-23
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/60
Abstract: 接合组件可借由下列步骤形成：在低氧环境中提供基板及半导体晶片，低氧环境具有小于17kPa的氧分压；设置半导体晶片于基板上；在低氧环境中对半导体晶片上的晶片接合垫的含铜表面执行等离子体处理制程，等离子体处理制程借由将等离子体喷射流定向至晶片接合垫来执行；以及将接合线接附至半导体晶片及基板，使得接合线的第一末端接附至含铜表面，且接合线的第二末端接附至基板上的基板接合垫。
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