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公开(公告)号：CN106941092B
公开(公告)日：2019-12-27
申请号：CN201610649787.3
申请日：2016-08-10
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768
Abstract: 集成电路结构包括具有第一k值的第一低k介电层以及具有低于第一k值的第二k值的第二低k介电层。第二低k介电层位于第一低k介电层上面。双镶嵌结构包括具有位于第一低k介电层中的部分的通孔以及位于通孔上方并且连接至通孔的金属线。该金属线包括位于第二低k介电层中的部分。本发明的实施例还涉及集成电路结构的形成方法。
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公开(公告)号：CN106941092A
公开(公告)日：2017-07-11
申请号：CN201610649787.3
申请日：2016-08-10
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768
Abstract: 集成电路结构包括具有第一k值的第一低k介电层以及具有低于第一k值的第二k值的第二低k介电层。第二低k介电层位于第一低k介电层上面。双镶嵌结构包括具有位于第一低k介电层中的部分的通孔以及位于通孔上方并且连接至通孔的金属线。该金属线包括位于第二低k介电层中的部分。本发明的实施例还涉及集成电路结构的形成方法。
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Patent Agency Ranking
公开(公告)号：CN103972208A
公开(公告)日：2014-08-06
申请号：CN201310167362.5
申请日：2013-05-08
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/522 , H01L23/485
CPC classification number: H01L23/53238 , H01L21/76829 , H01L21/76832 , H01L21/76835 , H01L21/76849 , H01L23/528 , H01L23/5329 , H01L23/53295 , H01L2924/0002 , H01L2924/00
Abstract: 本发明涉及改进后段工艺(BEOL)可靠性的方法和装置。在一些实施例中，该方法在半导体衬底上方形成具有一个或多个金属层结构的极低k(ELK)介电层。在ELK介电层上方在一个或多个金属层结构之间的位置形成第一保护层。然后在一个或多个金属层结构上方在通过第一保护层与ELK介电层分离开的位置沉积第二保护层。第一保护层具有限制第二保护层和ELK介电层之间的相互作用的高选择性，从而降低原子从第二保护层至ELK介电层的扩散并且改进ELK介电层的电介质击穿。公开了用于改进的沉积选择性的保护层。
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公开(公告)号：CN116805615A
公开(公告)日：2023-09-26
申请号：CN202310229288.9
申请日：2023-03-10
Applicant: 台湾积体电路制造股份有限公司
Inventor： 王超群
IPC: H01L21/768 , H01L23/538
Abstract: 一种半导体装置及其形成方法，形成一半导体装置的方法包括：在一基板上方形成一电子元件；在该电子元件上方形成一第一绝缘层；形成一接点插塞，该接点插塞延伸穿过该第一绝缘层至该电子元件，其中该接点插塞包括由一导电材料形成的一第一部分及设置于该第一部分上方的由该导电材料的一氧化物形成的一第二部分；执行一处置以将该接点插塞及该第一绝缘层暴露至N2及NH3的一气体混合物；在执行该处置之后，在该接点插塞及该第一绝缘层上方形成一第二绝缘层；及在该第二绝缘层中且与该接点插塞接触地形成一互连件。
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公开(公告)号：CN113964083A
公开(公告)日：2022-01-21
申请号：CN202110569696.X
申请日：2021-05-25
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768 , H01L23/528
Abstract: 本公开涉及具有电介质帽盖层和蚀刻停止层堆叠的互连结构。一种形成半导体器件的方法包括：在设置在衬底之上的第一电介质层中形成第一导电特征；在第一导电特征的远离衬底的上表面之上形成金属帽盖层；在第一电介质层的上表面之上并且与金属帽盖层横向相邻地选择性地形成电介质帽盖层，其中，金属帽盖层被电介质帽盖层暴露；以及在金属帽盖层和电介质帽盖层之上形成蚀刻停止层堆叠，其中，蚀刻停止层堆叠包括多个蚀刻停止层。
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公开(公告)号：CN111118474A
公开(公告)日：2020-05-08
申请号：CN201911012145.2
申请日：2019-10-23
Applicant: 台湾积体电路制造股份有限公司
IPC: C23C16/455
Abstract: 本发明实施例涉及化学气相沉积设备及导流盘。本发明实施例提供一种导流盘，其包含：盘体，其具有多个贯穿孔；第一区，其从中心到所述盘体的第一半径，具有第一电导；第二区，其从所述第一半径到所述盘体的第二半径，具有第二电导；第三区，其从所述第二半径到所述盘体的第三半径，具有第三电导，其中所述第一半径小于所述第二半径，所述第二半径小于所述第三半径，且所述第二电导大于所述第一电导。还公开一种包含所述导流盘的化学气相沉积CVD设备。
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公开(公告)号：CN103972208B
公开(公告)日：2018-05-11
申请号：CN201310167362.5
申请日：2013-05-08
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/522 , H01L23/485
CPC classification number: H01L23/53238 , H01L21/76829 , H01L21/76832 , H01L21/76835 , H01L21/76849 , H01L23/528 , H01L23/5329 , H01L23/53295 , H01L2924/0002 , H01L2924/00
Abstract: 本发明涉及改进后段工艺(BEOL)可靠性的方法和装置。在一些实施例中，该方法在半导体衬底上方形成具有一个或多个金属层结构的极低k(ELK)介电层。在ELK介电层上方在一个或多个金属层结构之间的位置形成第一保护层。然后在一个或多个金属层结构上方在通过第一保护层与ELK介电层分离开的位置沉积第二保护层。第一保护层具有限制第二保护层和ELK介电层之间的相互作用的高选择性，从而降低原子从第二保护层至ELK介电层的扩散并且改进ELK介电层的电介质击穿。公开了用于改进的沉积选择性的保护层。
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