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公开(公告)号：CN119947227A
公开(公告)日：2025-05-06
申请号：CN202510050647.3
申请日：2025-01-13
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本公开的实施例涉及一种形成半导体结构的方法包括：在第一半导体沟道区域和第二半导体沟道区域上形成第一栅极电介质和第二栅极电介质，第二半导体沟道区域与第一半导体沟道区域重叠；在第一栅极电介质上形成第一偶极膜，其中第一偶极膜包括第一类型的第一偶极掺杂剂，以及在第二栅极电介质上形成第二偶极膜。执行驱入工艺以将第一偶极膜和第二偶极膜中的偶极掺杂剂分别驱入第一栅极电介质和第二栅极电介质。去除第一偶极膜和第二偶极膜。在第一栅极电介质和第二栅极电介质上形成栅电极，以形成第一晶体管和第二晶体管。本公开的实施例还涉及半导体结构。
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公开(公告)号：CN118116802A
公开(公告)日：2024-05-31
申请号：CN202410165524.X
申请日：2024-02-05
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/3105 , H01L21/67
Abstract: 本申请的实施例提供了一种低热预算介电材料处理。本公开的示例性方法包括：提供半导体结构，在半导体结构上方沉积介电材料；利用超临界流体中携带的气态物质处理介电材料，并且在处理之后，减小介电材料的厚度。根据本申请的其他实施例，还提供了制造半导体器件的方法以及自由基处理系统，自由基处理系统用于处理半导体结构上的介电材料。
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公开(公告)号：CN116825723A
公开(公告)日：2023-09-29
申请号：CN202310684230.3
申请日：2023-06-09
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8238 , H01L27/092
Abstract: 提供了半导体结构及其形成方法。在一个实施例中，一种示例性方法包括：在衬底上方形成与半导体鳍接合的伪栅极堆叠件，在衬底上方共形地沉积第一介电层，在第一介电层上方共形地沉积第二介电层，回蚀刻第一介电层和第二介电层，以形成沿着伪栅极堆叠件的侧壁表面延伸的栅极间隔件，栅极间隔件包括第一介电层和第二介电层，在半导体鳍中及半导体鳍上方并且邻近伪栅极堆叠件形成源极/漏极部件，并且用栅极结构替换伪栅极堆叠件，其中，第一介电层的介电常数小于氧化硅的介电常数，并且第二介电层比第一介电层更不容易被氧化。
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公开(公告)号：CN118380435A
公开(公告)日：2024-07-23
申请号：CN202410378070.4
申请日：2024-03-29
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/092 , H01L21/8238 , H01L21/56 , H01L23/31
Abstract: 器件的方法包括形成第一外延区域和第一外延区域之上的第二外延区域。可以形成从第一区域延伸至第二区域的开口。并且在开口的侧壁和底部上沉积衬垫层。对衬垫层实施等离子体处理，这可以形成第一外延区域的可以在第二外延区域上生长额外外延材料期间保持的条件化或钝化区域。本申请的实施例还涉及半导体结构和制造半导体器件的方法。
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公开(公告)号：CN116487361A
公开(公告)日：2023-07-25
申请号：CN202310321302.8
申请日：2023-03-29
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/528 , H01L21/768 , H01L23/367 , H01L23/373
Abstract: 本发明提供了半导体器件及其形成方法，其使用高kappa介电接合层而促进改进的热导率。在至少一个示例中，提供了包括第一衬底的器件。半导体器件层设置在第一衬底上，并且半导体器件层包括一个或多个半导体器件。前侧互连结构设置在半导体器件层上，并且接合层设置在前侧互连结构上。第二衬底设置在接合层上。接合层具有大于10W/m·K的热导率。
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Patent Agency Ranking
公开(公告)号：CN101572269B
公开(公告)日：2011-06-29
申请号：CN200810146814.0
申请日：2008-08-25
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L29/08 , H01L21/336
CPC classification number: H01L21/26586 , H01L21/26506 , H01L29/165 , H01L29/6653 , H01L29/66636 , H01L29/7848
Abstract: 本发明公开了源/漏碳注入和RTA退火，预SiGe淀积。还公开了一种阻挡掺杂杂质从应力结构向外扩散的半导体器件系统、结构和源/漏的制造方法。说明性实施例包括半导体衬底、器件、和阻挡源/漏区中掺杂杂质侧壁外扩散的方法。提供具有栅结构、和具有在所述栅结构相对两侧的源和漏的半导体衬底。在所述源和漏的一部分蚀刻凹槽区。在所述凹槽区埋植掺杂的应力结构。将阻挡掺杂杂质并入所述源和漏的其余部分。
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公开(公告)号：CN101572269A
公开(公告)日：2009-11-04
申请号：CN200810146814.0
申请日：2008-08-25
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L29/08 , H01L21/336
CPC classification number: H01L21/26586 , H01L21/26506 , H01L29/165 , H01L29/6653 , H01L29/66636 , H01L29/7848
Abstract: 本发明公开了源/漏碳注入和RTA退火，预SiGe淀积。还公开了一种阻挡掺杂杂质从应力结构向外扩散的半导体器件系统、结构和源/漏的制造方法。说明性实施例包括半导体衬底、器件、和阻挡源/漏区中掺杂杂质侧壁外扩散的方法。提供具有栅结构、和具有在所述栅结构相对两侧的源和漏的半导体衬底。在所述源和漏的一部分蚀刻凹槽区。在所述凹槽区埋植掺杂的应力结构。将阻挡掺杂杂质并入所述源和漏的其余部分。
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公开(公告)号：CN120035199A
公开(公告)日：2025-05-23
申请号：CN202411665789.2
申请日：2024-11-20
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本公开的实施例提供了形成半导体器件的方法，该方法包括：提供半导体结构，半导体结构具有底部沟道区区域和位于底部沟道区域上方的顶部沟道区域；在顶部沟道区域中的顶部沟道上方形成栅极介电层，并且栅极介电层包裹围绕顶部沟道区域中的顶部沟道；在超临界流体中对栅极介电层执行自由基处理；以及在栅极介电层上形成金属栅电极。根据本申请的其他实施例，还提供了其他形成半导体器件的方法。
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公开(公告)号：CN119922966A
公开(公告)日：2025-05-02
申请号：CN202411532122.5
申请日：2024-10-30
Applicant: 台湾积体电路制造股份有限公司
Abstract: 提供了半导体结构及其形成方法。根据本发明的方法包括：提供包括开口的中间结构，在开口上方共形地沉积金属衬垫，在金属衬垫上方沉积伪填充材料，使伪填充材料凹进，以使金属衬垫的一部分暴露出来，去除金属衬垫的暴露的部分，去除凹进的伪填充材料，以及在凹进的伪填充材料的去除之后，在开口上方沉积金属填充层。
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公开(公告)号：CN119300456A
公开(公告)日：2025-01-10
申请号：CN202411294280.1
申请日：2024-09-14
Applicant: 台湾积体电路制造股份有限公司
Abstract: 形成半导体器件的方法包括在开口中沉积目标金属层。沉积目标金属层包括实施多个沉积循环。多个沉积循环的初始沉积循环包括：在开口中流动第一前体；在流动第一前体之后，在开口中流动第二前体；以及在开口中流动反应物。第一前体附接至开口中的上表面，并且第二前体附接至开口中的剩余表面。第一前体不与第二前体反应，并且反应物与第二前体以比反应物与第一前体反应大的速率反应。本申请的实施例还涉及半导体器件。
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