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公开(公告)号：CN106024617A
公开(公告)日：2016-10-12
申请号：CN201510569363.1
申请日：2015-09-09
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/3065 , C23F1/12
CPC classification number: H01L21/76814 , H01L21/02063 , H01L21/31116 , H01L21/76897 , H01L2221/1063 , H01L21/3065 , C23F1/12
Abstract: 本发明提供了一种制造半导体器件的方法。方法包括：提供半导体衬底；在半导体衬底中至少部分地形成导电区；在衬底上方形成介电层；在介电层上方形成硬掩模，硬掩模具有位于导电区上方的开口；通过第一蚀刻气体干蚀刻介电层以形成凹进的部件，其中，因此在凹进的部件的底部处暴露出导电区的表面，并且在凹进的部件的内表面处形成副产物膜；以及通过第二蚀刻气体干蚀刻介电层，其中，第二蚀刻气体与副产物膜和导电区化学反应，并且因此在凹进的部件的底部周围构建牺牲层。本发明还涉及制造半导体器件的干蚀刻气体和方法。
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公开(公告)号：CN110957298A
公开(公告)日：2020-04-03
申请号：CN201910909554.6
申请日：2019-09-25
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/528 , H01L23/532 , H01L21/768
Abstract: 根据本申请的实施例，提供了半导体结构及其形成方法。本公开描述了保护金属互连结构免受用于在金属互连结构上方形成其它金属结构的随后化学机械抛光工艺损坏的技术。使金属互连结构凹陷以在金属互连结构和周围介电层之间形成凹槽。在凹槽内形成金属覆盖结构。使介电层的上部变形以包括拉伸应力，该拉伸应力使介电层相对于金属覆盖结构扩展，以减小或消除金属覆盖结构与介电层之间的界面中的间隙。
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Patent Agency Ranking
公开(公告)号：CN105206743B
公开(公告)日：2018-01-26
申请号：CN201410392613.4
申请日：2014-08-11
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L45/00
CPC classification number: H01L45/146 , H01L45/08 , H01L45/1625
Abstract: 本发明公开了一种电阻式存储器单元。电阻式存储器单元包括一对电极和设置在这对电极之间的多层电阻切换网络。多层电阻切换网络包括一对碳掺杂层和设置在这对碳掺杂层之间的IV族元素掺杂层。每个碳掺杂层均包括掺杂有碳的氧化硅。IV族元素掺杂层包括掺杂有IV族元素的氧化硅。本发明也公开了一种制造电阻式存储器单元的方法。该方法包括：使用溅射在第一电极上形成第一碳掺杂层，使用溅射在第一碳掺杂层上形成IV族元素掺杂层，使用溅射在IV族元素掺杂层上形成第二碳掺杂层，以及使用溅射在第二碳掺杂层上形成第二电极。本发明涉及具有多层器件结构的电阻式随机存取存储器(RRAM)。
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公开(公告)号：CN105206743A
公开(公告)日：2015-12-30
申请号：CN201410392613.4
申请日：2014-08-11
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L45/00
CPC classification number: H01L45/146 , H01L45/08 , H01L45/1625
Abstract: 本发明公开了一种电阻式存储器单元。电阻式存储器单元包括一对电极和设置在这对电极之间的多层电阻切换网络。多层电阻切换网络包括一对碳掺杂层和设置在这对碳掺杂层之间的IV族元素掺杂层。每个碳掺杂层均包括掺杂有碳的氧化硅。IV族元素掺杂层包括掺杂有IV族元素的氧化硅。本发明也公开了一种制造电阻式存储器单元的方法。该方法包括：使用溅射在第一电极上形成第一碳掺杂层，使用溅射在第一碳掺杂层上形成IV族元素掺杂层，使用溅射在IV族元素掺杂层上形成第二碳掺杂层，以及使用溅射在第二碳掺杂层上形成第二电极。本发明涉及具有多层器件结构的电阻式随机存取存储器(RRAM)。
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公开(公告)号：CN110957298B
公开(公告)日：2021-10-29
申请号：CN201910909554.6
申请日：2019-09-25
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/528 , H01L23/532 , H01L21/768
Abstract: 根据本申请的实施例，提供了半导体结构及其形成方法。本公开描述了保护金属互连结构免受用于在金属互连结构上方形成其它金属结构的随后化学机械抛光工艺损坏的技术。使金属互连结构凹陷以在金属互连结构和周围介电层之间形成凹槽。在凹槽内形成金属覆盖结构。使介电层的上部变形以包括拉伸应力，该拉伸应力使介电层相对于金属覆盖结构扩展，以减小或消除金属覆盖结构与介电层之间的界面中的间隙。
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公开(公告)号：CN113421833A
公开(公告)日：2021-09-21
申请号：CN202110535113.1
申请日：2021-05-17
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/66
Abstract: 一种用于评估基板上的薄膜厚度的方法，包括检测薄膜对电磁光谱的红外部分中的电磁辐射的暴露的原子力响应。使用原子力显微镜评估薄膜厚度以避免在利用光学测量技术评估薄膜厚度时经常遇到的底层噪声。这种底层噪声不利地影响了厚度评估的准确性。
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公开(公告)号：CN106024617B
公开(公告)日：2019-08-09
申请号：CN201510569363.1
申请日：2015-09-09
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/3065 , C23F1/12
CPC classification number: H01L21/76814 , H01L21/02063 , H01L21/31116 , H01L21/76897 , H01L2221/1063
Abstract: 本发明提供了一种制造半导体器件的方法。方法包括：提供半导体衬底；在半导体衬底中至少部分地形成导电区；在衬底上方形成介电层；在介电层上方形成硬掩模，硬掩模具有位于导电区上方的开口；通过第一蚀刻气体干蚀刻介电层以形成凹进的部件，其中，因此在凹进的部件的底部处暴露出导电区的表面，并且在凹进的部件的内表面处形成副产物膜；以及通过第二蚀刻气体干蚀刻介电层，其中，第二蚀刻气体与副产物膜和导电区化学反应，并且因此在凹进的部件的底部周围构建牺牲层。本发明还涉及制造半导体器件的干蚀刻气体和方法。
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