一种数据流驱动的卷积神经网络加速器

    公开(公告)号:CN114358266B

    公开(公告)日:2024-12-10

    申请号:CN202111683726.6

    申请日:2021-12-28

    Abstract: 本发明涉及一种数据流驱动的卷积神经网络加速器,包括:预处理模块、卷积模块、池化模块和指令分发模块;预处理模块用于加载输入特征执行卷积神经网络的预处理;卷积模块用于加载权重、偏置数据以及输入特征执行卷积层、全连接层或非线性激活层的计算;池化模块用于加载卷积模块的计算结果执行池化层的计算输出;指令分发模块用于对所述预处理模块、卷积模块和池化模块进行工作模式的配置和控制;在指令分发模块的工作模式配置和控制下,根据卷积神经网络结构,将预处理模块、卷积模块和池化模块进行动态的流式结构连接;实现对输入数据的卷积神经网络加速处理。本发明提高CNN加速器的可扩展性,提升系统的整体性能。

    一种基于FPGA的二维多通道卷积硬件加速器

    公开(公告)号:CN114327629A

    公开(公告)日:2022-04-12

    申请号:CN202111682235.X

    申请日:2021-12-28

    Abstract: 本发明涉及一种基于FPGA的二维多通道卷积硬件加速器,包括:控制单元、偏置缓存、权重缓存、输入特征缓存、卷积缓存、权重预读寄存器组、PE阵列、非线性单元、第二选通器和第三选通器;特征缓存连接PE阵列;权重缓存通过权重预读寄存器组连接PE阵列;偏置缓存与卷积缓存通过第三选通器连接PE阵列,PE阵列输出端通过第二选通器连接卷积缓存和非线性单元;输入特征缓存、偏置缓存和权重缓存加载数据;权重预读寄存器组对权重缓存进行预读寄存;PE阵列写入输入特征、预读寄存的权重数据,偏置数据或卷积中间结果进行卷积运算,将卷积中间结果写入卷积缓存,将卷积最终结果经非线性单元激活后输出。本发明实现对CNN中任意规模卷积层的高效计算。

    一种基于快速归一化互相关法的相似性测度硬件加速方法

    公开(公告)号:CN104657553B

    公开(公告)日:2018-03-09

    申请号:CN201510070071.3

    申请日:2015-02-10

    Abstract: 一种基于快速归一化互相关法的相似性测度硬件加速方法,首先建立实时图与模板图之间相关系数的数学模型;然后利用两层流水线进行硬件算法的设计,并利用有限状态机方法计算搜索窗口选定的实时图与模板图之间的相关系数;在所有搜索窗口选定的实时图与模板图之间的相关系数计算完成后,找出相关系数中的最大值和对应搜索窗口左上角在实时图坐标系中的横坐标和纵坐标,该搜索窗口对应的选定区域即为匹配区域,本发明合理控制硬件资源代价,在Xilinx Virtex5‑XC5VFX100T下满足达到100M的要求,对大小为80*64的实时图和大小为25*25的模板图进行相似性匹配运算只需3.5ms,极大的提高了算法速度。

    一种基于FPGA的二维多通道卷积硬件加速器

    公开(公告)号:CN114327629B

    公开(公告)日:2025-03-14

    申请号:CN202111682235.X

    申请日:2021-12-28

    Abstract: 本发明涉及一种基于FPGA的二维多通道卷积硬件加速器,包括:控制单元、偏置缓存、权重缓存、输入特征缓存、卷积缓存、权重预读寄存器组、PE阵列、非线性单元、第二选通器和第三选通器;特征缓存连接PE阵列;权重缓存通过权重预读寄存器组连接PE阵列;偏置缓存与卷积缓存通过第三选通器连接PE阵列,PE阵列输出端通过第二选通器连接卷积缓存和非线性单元;输入特征缓存、偏置缓存和权重缓存加载数据;权重预读寄存器组对权重缓存进行预读寄存;PE阵列写入输入特征、预读寄存的权重数据,偏置数据或卷积中间结果进行卷积运算,将卷积中间结果写入卷积缓存,将卷积最终结果经非线性单元激活后输出。本发明实现对CNN中任意规模卷积层的高效计算。

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