公开(公告)号：CN118412022A

公开(公告)日：2024-07-30

申请号：CN202410668468.1

申请日：2024-05-27

Applicant: 中国科学院上海微系统与信息技术研究所 ,  上海华力集成电路制造有限公司

Inventor： 陈静 ,  赵瑞勇 ,  刘玉兰 ,  肖寒 ,  刘源祯 ,  黄冠群 ,  陈昊瑜 ,  周利民

IPC: G11C11/412 ,  G11C11/419 ,  G11C7/18 ,  G11C7/12 ,  G11C7/10 ,  G11C5/06

Abstract: 本发明公开了一种存算一体单元结构，包括：SRAM存储单元和乘法计算单元。乘法计算单元的两读取位线和中间节点之间分别连接有第一和第二以及第三和第四解耦晶体管。中间节点还连接使能信号线并连接第一使能信号。第一和第三解耦晶体管的沟道导电类型相反且栅极分别连接第一和第二存储节点。第二和第四的解耦晶体管的栅极作为两个输入端。在乘法计算模式状态下：权重信号取存储信号中的一个。第一和第二解耦晶体管都导通时，使能信号线与第一读取位线导通并具有第一端计算电流，第三和第四解耦晶体管导通时，使能信号线与第二读取位线导通并具有第二端计算电流，由第一和第二端计算电流得到输入信号和权重信号的乘法值。本发明能实现多比特乘法运算。

公开(公告)号：CN118412023A

公开(公告)日：2024-07-30

申请号：CN202410669749.9

申请日：2024-05-27

Applicant: 中国科学院上海微系统与信息技术研究所 ,  上海华力集成电路制造有限公司

Inventor： 陈静 ,  肖寒 ,  赵瑞勇 ,  刘玉兰 ,  刘源祯 ,  曹永峰 ,  黄冠群 ,  邵华

IPC: G11C11/412 ,  G11C11/419 ,  G11C7/18 ,  G11C7/12 ,  G11C7/10 ,  G11C5/06

Abstract: 本发明公开了一种存算一体单元结构，包括：SRAM存储单元和功能切换单元。功能切换单元包括：连接在两位线之间的第一和第二存储数据控制管，串联中间节点和第二行信号线之间的行和列信号控制管，4个控制管的栅极连接分别连接第一和第二存储节点以及第一行信号线和列信号线。行和列信号控制管截止时为存储器配置状态。多布尔逻辑运算器配置状态在预充放状态下，行信号控制管截止，列信号控制管导通，第一和第二位线的电平相同且和第二行信号线的电平相反；在运算状态下，进行运算的两行单元的行信号控制管导通，两条位线上分别输出两行存储信号的第一和第二逻辑运算结果。本发明能实现存储、多布尔逻辑运算，还能实现CAM搜索功能。

公开(公告)号：CN119603967A

公开(公告)日：2025-03-11

申请号：CN202411622737.7

申请日：2024-11-13

Applicant: 上海华力集成电路制造有限公司

Inventor： 曾翔 ,  刘政红 ,  陈昊瑜 ,  黄冠群 ,  齐瑞生

IPC: H10B41/35

Abstract: 本发明公开了一种1.5T SONOS存储器的制造方法，包括：在底层结构上沉积选择栅材料层。形成硬质掩膜层。进行自对准刻蚀在控制栅结构的侧面形成选择栅，包括分步骤：进行无选择性的第一次BT刻蚀，将表面的硬质掩膜层去除并侧面形成侧墙保护结构。进行对选择栅材料层进行选择性刻蚀的第一次SL刻蚀，使暴露的选择栅材料层的顶部表面降低并增加选择栅材料层的顶部表面的平坦性。进行无选择性的第二次BT刻蚀，将选择栅材料层平坦的顶部表面下推并去除侧墙保护结构。进行对选择栅材料层进行选择性刻蚀的第二次SL刻蚀以形成选择栅并调节选择栅的高度和形貌。本发明能提升侧墙工艺形成的选择栅的侧面垂直度和尺寸的均一性，能提高工艺窗口，减少器件的尺寸。

公开(公告)号：CN119233641A

公开(公告)日：2024-12-31

申请号：CN202411622753.6

申请日：2024-11-13

Applicant: 上海华力集成电路制造有限公司

Inventor： 陈昊瑜 ,  刘政红 ,  黄冠群 ,  齐瑞生

IPC: H10B41/35

Abstract: 本申请涉及半导体集成电路制造技术领域，具体涉及一种存储器结构及其制造方法。该方法包括以下步骤：提供半导体基底，半导体基底上形成存储区堆叠结构，相邻两个存储区堆叠结构之间形成间隔区；制作覆盖在存储区堆叠结构侧壁上的栅间隔离层和覆盖在半导体基底上的选择栅氧化层；在选择栅氧化层上制作形成选择栅多晶硅，选择栅多晶硅位于远离间隔区的存储区堆叠结构的一侧；沉积形成第一层间介质层，存储区堆叠结构和选择栅多晶硅位于第一层间介质层中；刻蚀去除存储区堆叠结构中的控制栅多晶硅形成容置腔；向容置腔中填充金属形成金属栅；沉积形成第二层间介质层，第二层间介质层覆盖金属栅和第一层间介质层。

公开(公告)号：CN114843172B

公开(公告)日：2024-12-20

申请号：CN202210459500.6

申请日：2022-04-27

Applicant: 上海华力集成电路制造有限公司

Inventor： 刘政红 ,  邵华 ,  陈昊瑜 ,  黄冠群 ,  齐瑞生

IPC: H01L21/02 ,  H01L21/311 ,  H10B43/30 ,  H10B43/40 ,  G03F7/42 ,  G03F7/09

Abstract: 本发明提供一种SONOS存储器ONO光刻返工工艺集成方法，包括：提供待返工的晶圆，晶圆包括半导体基底、氧化层和氮化硅层及待剥离光刻胶层；采用干法工艺将大部分光刻胶层去除，再用湿法工艺将剩余的光刻胶层去除；二次形成光刻胶层，刻蚀去除选择栅区域以及外围逻辑区域的氮化硅层；采用湿法刻蚀工艺去除选择栅区域以及外围逻辑区域的氧化层，采用的化学溶液刻蚀量小于基准刻蚀量；去除二次形成的光刻胶层，进行预清洗，采用的化学溶液的清洗量大于基准清洗量；生长栅氧化层和阻挡氧化层。本发明通过调整湿法刻蚀工艺刻蚀量和栅氧化层预清洗量降低返工晶圆在湿法刻蚀过程中因化学溶液侧钻导致膜层损伤，保证可靠性。该返工工艺稳定可控，适合批量生产。

公开(公告)号：CN114496798B

公开(公告)日：2024-12-20

申请号：CN202210097239.X

申请日：2022-01-27

Applicant: 上海华力集成电路制造有限公司

Inventor： 初靖 ,  蔡彬 ,  黄冠群

IPC: H01L21/336 ,  H10B43/30 ,  H01L29/792

Abstract: 本发明提供一种半导体器件的制造方法，提供衬底，衬底上形成有依次彼此相邻的cell区、第一至第三器件区；在衬底上形成第二栅氧化层，第二栅氧化层包括由下而上堆叠的底部氧化层、氮化层和顶部氧化层；刻蚀去除cell区的第二栅氧化层，在衬底上淀积覆盖cell区和第二栅氧化层的第四栅氧化层；刻蚀去除第一器件区的第二栅氧化层和第四栅氧化层，之后形成覆盖第一器件区的第一栅氧化层；刻蚀去除第二器件区和第三器件区的顶部氧化层和氮化层；刻蚀去除第三器件区上的底部氧化层，之后在第三器件区上形成第三栅氧化层。本发明的半导体器件中，在每个器件区的表面分别形成有不同的栅氧化层，实现了不同器件栅氧化层的共存，提升了器件的速度和可靠性。

公开(公告)号：CN118073191A

公开(公告)日：2024-05-24

申请号：CN202410224397.6

申请日：2024-02-28

Applicant: 上海华力集成电路制造有限公司

Inventor： 刘政红 ,  史天泉 ,  侯新亚 ,  黄冠群 ,  齐瑞生

IPC: H01L21/308 ,  H01L21/306 ,  H10B43/35

Abstract: 本发明提供一种SONOS存储器多晶硅栅的刻蚀工艺集成方法，提供衬底，衬底上至少包括一SONOS存储区，一选择管区和一外围逻辑区，SONOS存储区，选择管区和外围逻辑区上形成有第一栅介质层，SONOS存储区上的第一栅介质层上形成有第一栅极多晶硅层；在衬底上形成覆盖SONOS存储区，选择管区和外围逻辑区的第二栅介质层；利用淀积、研磨形成位于第二栅介质层上的第二栅极多晶硅层，在第二多晶层上依次形成第一、二硬掩膜层；利用光刻、刻蚀图形化第一、二硬掩膜层及其下方的第二栅极多晶硅层，以形成位于SONOS存储区，选择管区和外围逻辑区上的栅极结构；对衬底进行第一次多晶硅再氧化修复。本发明在不影响多晶硅栅刻蚀的情况下避免了高能量轻掺杂漏离子注入的影响。

公开(公告)号：CN116598197A

公开(公告)日：2023-08-15

申请号：CN202310747039.9

申请日：2023-06-21

Applicant: 上海华力集成电路制造有限公司

Inventor： 翟海涛 ,  赵鹏 ,  齐瑞生 ,  黄冠群

IPC: H01L21/28 ,  H10B41/30 ,  H10B43/30

Abstract: 本申请提供一种嵌入式闪存栅氧化层工艺集成方法，包括：步骤S1，提供一衬底，对衬底进行预清洗处理；步骤S2，在衬底上一步同时形成位于I/O器件区的第一栅氧化层和位于核心器件区的第二栅氧化层，以实现I/O器件区的宽电压应用；步骤S3，在厚度相同的第一栅氧化层和第二栅氧化层上形成栅极材料层，然后在衬底上形成位于I/O器件区的第一栅极和位于核心器件区的第二栅极。相比现有的嵌入式闪存栅氧化层标准工艺，本申请提供的嵌入式闪存栅氧化层工艺集成方法节省一道反应前清洗、一道栅氧化层生长以及栅氧化层薄膜量测等工艺，可以实现嵌入式闪存产品栅氧化层生长及薄膜量测机台产能提高，达到降本增效的目的。

公开(公告)号：CN118973261A

公开(公告)日：2024-11-15

申请号：CN202411018083.7

申请日：2024-07-26

Applicant: 上海华力集成电路制造有限公司

Inventor： 陈昊瑜 ,  刘政红 ,  黄冠群 ,  齐瑞生

IPC: H10B41/35 ,  H10B41/41 ,  H10B43/35 ,  H10B43/40

Abstract: 本发明提供一种SONOS存储器及其形成方法，SONOS存储器包括：半导体衬底及浅沟槽隔离结构，所述半导体衬底包括SONOS存储区、选择区及逻辑区；所述浅沟槽隔离结构形成于所述半导体衬底的各区内以隔离出有源区，且对于形成于所述SONOS存储区及所述选择区的浅沟槽隔离结构，至少所示SONOS存储区的所述浅沟槽隔离结构的表面高度低于所述半导体衬底的表面高度。通过本发明解决了现有的因器件微缩导致阈值电压降低及选择栅沟道漏电较大的问题。

公开(公告)号：CN118380447A

公开(公告)日：2024-07-23

申请号：CN202410390193.X

申请日：2024-04-01

Applicant: 上海华力集成电路制造有限公司 ,  复旦大学

Inventor： 万景 ,  蒋玉龙 ,  王久赫 ,  曹永峰 ,  黄冠群 ,  周利民 ,  雷海波

IPC: H01L27/146 ,  H04N25/77

Abstract: 本发明公开了一种PISD图像传感器，阵列单元组包括由多个PISD器件行列排列形成的像素块。同一行的各PISD器件的栅极都连接到同一行线。同一列的各PISD器件的源极连接到同一列线，各列线和一个负载晶体管串联。负载晶体管的结构和PISD器件的第一MOS晶体管的结构相同。各PISD器件的漏极和各负载晶体管的栅极连接到漏极电压端。各PISD器件的衬底电极连接到衬底电压端。各负载晶体管的漏极作为第一信号输出端。各列线设置有列选单元，列选单元的控制端连接列选择信号端。各行线连接对应的行线信号端。本发明还公开了一种PISD图像传感器的图像信息采集方法。本发明能实现灵敏度高和填充因子大的阵列结构。