公开(公告)号：CN118073191A

公开(公告)日：2024-05-24

申请号：CN202410224397.6

申请日：2024-02-28

Applicant: 上海华力集成电路制造有限公司

Inventor： 刘政红 ,  史天泉 ,  侯新亚 ,  黄冠群 ,  齐瑞生

IPC: H01L21/308 ,  H01L21/306 ,  H10B43/35

Abstract: 本发明提供一种SONOS存储器多晶硅栅的刻蚀工艺集成方法，提供衬底，衬底上至少包括一SONOS存储区，一选择管区和一外围逻辑区，SONOS存储区，选择管区和外围逻辑区上形成有第一栅介质层，SONOS存储区上的第一栅介质层上形成有第一栅极多晶硅层；在衬底上形成覆盖SONOS存储区，选择管区和外围逻辑区的第二栅介质层；利用淀积、研磨形成位于第二栅介质层上的第二栅极多晶硅层，在第二多晶层上依次形成第一、二硬掩膜层；利用光刻、刻蚀图形化第一、二硬掩膜层及其下方的第二栅极多晶硅层，以形成位于SONOS存储区，选择管区和外围逻辑区上的栅极结构；对衬底进行第一次多晶硅再氧化修复。本发明在不影响多晶硅栅刻蚀的情况下避免了高能量轻掺杂漏离子注入的影响。

公开(公告)号：CN119233639A

公开(公告)日：2024-12-31

申请号：CN202411622738.1

申请日：2024-11-13

Applicant: 上海华力集成电路制造有限公司

Inventor： 侯新亚 ,  刘政红 ,  齐瑞生

IPC: H10B41/35

Abstract: 本发明公开了一种SONOS存储器的制造方法，包括步骤：在半导体衬底上形成控制栅结构，控制栅结构的顶部表面上形成有硬质掩膜层。在控制栅结构的侧面形成第一侧墙。依次形成选择栅介质层和沉积选择栅导电材料层。对选择栅导电材料层进行无阻挡刻蚀。去除控制栅结构的第一侧面处保留的选择栅导电材料层，由保留在控制栅结构的第二侧面处的选择栅导电材料层和底部的选择栅介质层叠加形成选择栅结构。进行源漏注入形成源区和漏区，源区和选择栅结构的第二侧面自对准，漏区和控制栅结构的第一侧面处的第一侧墙的侧面自对准。本发明能降低器件的GIDL漏电，且工艺制造流程简单易控从而能达到提高产能和降低成本，还能使器件的尺寸进一步微缩。

公开(公告)号：CN116940119A

公开(公告)日：2023-10-24

申请号：CN202310891144.X

申请日：2023-07-19

Applicant: 上海华力集成电路制造有限公司

Inventor： 侯新亚 ,  刘政红 ,  齐瑞生

IPC: H10B43/30 ,  H01L21/266 ,  H01L21/265 ,  H01L21/336 ,  H01L29/792

Abstract: 本发明公开了一种SONOS器件的制造方法，包括：步骤一、提供半导体衬底，完成P型源漏注入工艺环之前的工艺且在P型源漏注入工艺环之前的工艺中取消IOPLDD工艺环，IOPLDD为输入输出P型轻掺杂漏。步骤二、进行P型源漏注入工艺环，包括：步骤21、形成掩膜层并进行图形化。步骤22、采用掩膜层为掩膜进行IOPLDD注入形成IOPLDD区。步骤23、采用掩膜层为掩膜进行P型源漏注入形成P型源漏区，IOPLDD区的结深大于P型源漏区的结深。本发明能降低工艺成本以及缩短生产周期。

公开(公告)号：CN114783868A

公开(公告)日：2022-07-22

申请号：CN202210457939.5

申请日：2022-04-27

Applicant: 上海华力集成电路制造有限公司

Inventor： 侯新亚 ,  齐瑞生 ,  黄冠群

IPC: H01L21/308 ,  H01L21/762 ,  H01L27/146

Abstract: 本发明公开了一种多深度的深沟槽隔离的制造方法，包括：步骤一、在半导体衬底上形成和一种深度的深沟槽隔离对应的硬质掩膜层；步骤二、定义出一种深度的深沟槽隔离的形成区域，进行刻蚀使硬质掩膜层图形化；步骤三、根据深沟槽隔离的深度数量，重复步骤一和二得到各种深度的深沟槽隔离对应的硬质掩膜层的图形化结构；步骤四、同时定义出各种深度的深沟槽隔离的图形结构，对所定义区域的硬质掩膜层图形和半导体衬底进行刻蚀同时形成各种深度的深沟槽。本发明能一步刻蚀形成各种深度的深沟槽，从而能简化刻蚀工艺并提高刻蚀速率和产能；还能避免各种深度的深沟槽分别刻蚀时各种沟槽填充物如BARC无法完全去除的缺陷，从而能提高产品良率。