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公开(公告)号：CN108807342A
公开(公告)日：2018-11-13
申请号：CN201810554473.4
申请日：2018-06-01
申请人： 上海华力集成电路制造有限公司
IPC分类号： H01L23/544 , H01L27/11519 , H01L27/11521
摘要： 本发明公开了一种闪存浮栅极板间电容的晶圆允收测试图形，包括：多个呈条形结构且平行排列的有源区，在各有源区的正上方都设置有一条对应的浮栅，浮栅和有源区俯视面结构相同且自对准；控制栅，覆盖在晶圆允收测试图形区域内并呈一整块结构；两条以上金属线，各金属线呈和有源区垂直的条形结构且平行排列；金属线分成第一和二电极金属线并连接到第一和二衬垫；将浮栅按顺序编号，奇数编号的各浮栅通过通孔连接顶部对应的第一电极金属线，偶数编号的各浮栅通过通孔连接顶部对应的第二电极金属线。本发明能提高闪存浮栅极板间电容的测量的准确性以及具有成本较低的优点。
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公开(公告)号：CN118973261A
公开(公告)日：2024-11-15
申请号：CN202411018083.7
申请日：2024-07-26
申请人： 上海华力集成电路制造有限公司
摘要： 本发明提供一种SONOS存储器及其形成方法，SONOS存储器包括：半导体衬底及浅沟槽隔离结构，所述半导体衬底包括SONOS存储区、选择区及逻辑区；所述浅沟槽隔离结构形成于所述半导体衬底的各区内以隔离出有源区，且对于形成于所述SONOS存储区及所述选择区的浅沟槽隔离结构，至少所示SONOS存储区的所述浅沟槽隔离结构的表面高度低于所述半导体衬底的表面高度。通过本发明解决了现有的因器件微缩导致阈值电压降低及选择栅沟道漏电较大的问题。
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公开(公告)号：CN108807342B
公开(公告)日：2019-11-15
申请号：CN201810554473.4
申请日：2018-06-01
申请人： 上海华力集成电路制造有限公司
IPC分类号： H01L23/544 , H01L27/11519 , H01L27/11521
摘要： 本发明公开了一种闪存浮栅极板间电容的晶圆允收测试图形，包括：多个呈条形结构且平行排列的有源区，在各有源区的正上方都设置有一条对应的浮栅，浮栅和有源区俯视面结构相同且自对准；控制栅，覆盖在晶圆允收测试图形区域内并呈一整块结构；两条以上金属线，各金属线呈和有源区垂直的条形结构且平行排列；金属线分成第一和二电极金属线并连接到第一和二衬垫；将浮栅按顺序编号，奇数编号的各浮栅通过通孔连接顶部对应的第一电极金属线，偶数编号的各浮栅通过通孔连接顶部对应的第二电极金属线。本发明能提高闪存浮栅极板间电容的测量的准确性以及具有成本较低的优点。
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公开(公告)号：CN118073193A
公开(公告)日：2024-05-24
申请号：CN202410224502.6
申请日：2024-02-28
申请人： 上海华力集成电路制造有限公司
IPC分类号： H01L21/311 , H01L29/423 , H10B43/35
摘要： 本发明提供一种改善嵌入式SONOS闪存选择管漏电的方法，提供衬底，在衬底上形成有浅沟槽隔离以定义出选择管、存储管的有源区；在有源区上形成选择管、存储管的掺杂阱；在选择管、存储管的有源区上形成第一目标厚度的栅氧化层；利用光刻、刻蚀减薄选择管上的栅氧化层至第二目标厚度，之后在选择管、存储管的栅氧化层上形成ONO层结构，之后在ONO层结构上形成选择管、存储管的栅极结构，使得选择管的漏电流不高于目标值。本发明通过减薄选择管栅中氧化层的厚度，进而降低了等效氧化层厚度，提高了选择管栅极的控制能力，能够改善选择管漏电。
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公开(公告)号：CN118073191A
公开(公告)日：2024-05-24
申请号：CN202410224397.6
申请日：2024-02-28
申请人： 上海华力集成电路制造有限公司
IPC分类号： H01L21/308 , H01L21/306 , H10B43/35
摘要： 本发明提供一种SONOS存储器多晶硅栅的刻蚀工艺集成方法，提供衬底，衬底上至少包括一SONOS存储区，一选择管区和一外围逻辑区，SONOS存储区，选择管区和外围逻辑区上形成有第一栅介质层，SONOS存储区上的第一栅介质层上形成有第一栅极多晶硅层；在衬底上形成覆盖SONOS存储区，选择管区和外围逻辑区的第二栅介质层；利用淀积、研磨形成位于第二栅介质层上的第二栅极多晶硅层，在第二多晶层上依次形成第一、二硬掩膜层；利用光刻、刻蚀图形化第一、二硬掩膜层及其下方的第二栅极多晶硅层，以形成位于SONOS存储区，选择管区和外围逻辑区上的栅极结构；对衬底进行第一次多晶硅再氧化修复。本发明在不影响多晶硅栅刻蚀的情况下避免了高能量轻掺杂漏离子注入的影响。
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公开(公告)号：CN116598197A
公开(公告)日：2023-08-15
申请号：CN202310747039.9
申请日：2023-06-21
申请人： 上海华力集成电路制造有限公司
摘要： 本申请提供一种嵌入式闪存栅氧化层工艺集成方法，包括：步骤S1，提供一衬底，对衬底进行预清洗处理；步骤S2，在衬底上一步同时形成位于I/O器件区的第一栅氧化层和位于核心器件区的第二栅氧化层，以实现I/O器件区的宽电压应用；步骤S3，在厚度相同的第一栅氧化层和第二栅氧化层上形成栅极材料层，然后在衬底上形成位于I/O器件区的第一栅极和位于核心器件区的第二栅极。相比现有的嵌入式闪存栅氧化层标准工艺，本申请提供的嵌入式闪存栅氧化层工艺集成方法节省一道反应前清洗、一道栅氧化层生长以及栅氧化层薄膜量测等工艺，可以实现嵌入式闪存产品栅氧化层生长及薄膜量测机台产能提高，达到降本增效的目的。
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公开(公告)号：CN118870826A
公开(公告)日：2024-10-29
申请号：CN202410867341.2
申请日：2024-06-28
申请人： 上海华力集成电路制造有限公司
IPC分类号： H10B43/30 , H01L21/28 , H01L21/311
摘要： 本发明提供一种SONOS存储器的栅极刻蚀工艺方法，方法包括：步骤1)提供一半导体衬底，SONOS区域形成有第一栅极结构、第一硬掩膜层及第二硬掩膜层，非SONOS区域形成有第二栅极结构、第三硬掩膜层及第四硬掩膜层；步骤2)形成第一侧墙，并形成第二侧墙；步骤3)去除第二硬掩膜层及第四硬掩膜层；步骤4)于通过步骤3)形成的半导体结构的表面形成牺牲氧化层及牺牲氮化层；步骤5)去除第一硬掩膜层及第三硬掩膜层上方的牺牲氮化层；步骤6)去除第一硬掩膜层、第三硬掩膜层及位于第一栅极结构及第二栅极结构侧壁的牺牲氮化层；步骤7)去除牺牲氧化层。通过本发明解决了现有的SONOS存储器的整体性能易受到影响的问题。
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公开(公告)号：CN115050748A
公开(公告)日：2022-09-13
申请号：CN202210669524.4
申请日：2022-06-14
申请人： 上海华力集成电路制造有限公司
IPC分类号： H01L27/11568 , H01L21/312
摘要： 本发明提供一种ONO层表面光刻胶返工的改善方法，提供衬底，衬底上的第一、二区域均形成有叠层，叠层由自下而上依次叠加的第一氧化层、氮化层和第二氧化层组成，在第一区域中的第二氧化层上形成第一光刻胶层；去除需返工的第一光刻胶层，并保留第二氧化层；在第二氧化层上形成第二光刻胶层，之后通过光刻打开第二光刻胶层，使得第二区域上的第二氧化层裸露；刻蚀去除裸露的第二氧化层，使得其下方的氮化层裸露；去除剩余的第二光刻胶层，之后刻蚀去除第二区域中裸露的氮化层；刻蚀去除第一区域中的第一氧化层和第二区域中的第二氧化层。本发明降低返工时由于光刻胶粘附性问题而使得在特殊区域产生低良率问题，良率得到提升，可靠性得到保证。
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公开(公告)号：CN115000076A
公开(公告)日：2022-09-02
申请号：CN202210702671.7
申请日：2022-06-21
申请人： 上海华力集成电路制造有限公司
IPC分类号： H01L27/11568
摘要： 本发明提供一种提高SONOS存储器可靠性的方法，提供衬底，衬底上形成有控制栅以及形成于控制栅两侧的选择栅；在衬底形成覆盖控制栅、选择栅的光刻胶层，之后通过光刻打开光刻胶层，使得浮栅至控制栅区域以外的衬底裸露；对裸露的衬底进行离子注入，用于改变选择栅的阈值电压。本发明在形成选择栅和控制栅结构后，再进行离子注入，避免选择栅与控制栅之间离子扩散，减少选择栅感应漏极漏电流漏电，提高SONOS存储器件的可靠性。
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公开(公告)号：CN117596886A
公开(公告)日：2024-02-23
申请号：CN202311371449.4
申请日：2023-10-20
申请人： 上海华力集成电路制造有限公司
摘要： 本发明提供一种提升SONOS存储器工作窗口的方法，提供衬底，衬底上具有形成SONOS存储器的有源区；将衬底设置在炉管中，在有源区上形成第一氧化层，第一氧化层为第一目标厚度；在炉管中通入硅源气体和氮源气体，在第一氧化层上形成氮化层，氮化层为第二目标厚度，氮化层中形成有目标数量的电子陷阱；在炉管中通入硅源气体，调整炉管中的薄膜生长条件，在氮化层上形成第二氧化层，第一、二氧化层和氮化层组成第一ONO层，第二氧化层为第三目标厚度且其厚度均一性符合预设目标，使得第二氧化层形成后，氮化层中电子陷阱的数量符合预设数量。本发明减少了ONO层氮化物层内存储电荷陷阱修复，使得SONOS器件工作窗口增加。
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