公开(公告)号：CN117596886A

公开(公告)日：2024-02-23

申请号：CN202311371449.4

申请日：2023-10-20

Applicant: 上海华力集成电路制造有限公司

Inventor： 翟海涛 ,  赵鹏 ,  齐瑞生 ,  蔡彬 ,  黄冠群

IPC: H10B43/30 ,  H01L21/28

Abstract: 本发明提供一种提升SONOS存储器工作窗口的方法，提供衬底，衬底上具有形成SONOS存储器的有源区；将衬底设置在炉管中，在有源区上形成第一氧化层，第一氧化层为第一目标厚度；在炉管中通入硅源气体和氮源气体，在第一氧化层上形成氮化层，氮化层为第二目标厚度，氮化层中形成有目标数量的电子陷阱；在炉管中通入硅源气体，调整炉管中的薄膜生长条件，在氮化层上形成第二氧化层，第一、二氧化层和氮化层组成第一ONO层，第二氧化层为第三目标厚度且其厚度均一性符合预设目标，使得第二氧化层形成后，氮化层中电子陷阱的数量符合预设数量。本发明减少了ONO层氮化物层内存储电荷陷阱修复，使得SONOS器件工作窗口增加。

公开(公告)号：CN115995390A

公开(公告)日：2023-04-21

申请号：CN202310166717.2

申请日：2023-02-24

Applicant: 上海华力集成电路制造有限公司

Inventor： 翟海涛 ,  赵鹏 ,  齐瑞生 ,  黄冠群

IPC: H01L21/335 ,  H01L29/36 ,  H01L21/027 ,  H01L21/225 ,  H01L29/06

Abstract: 本发明提供一种改善MOS器件电性失配的方法，提供衬底，对衬底表面进行无遮蔽的预非晶化离子注入；在衬底上形成光刻胶层，根据不同的器件区光刻打开光刻胶层，使得部分衬底裸露；对裸露的衬底进行轻掺杂源漏的离子注入，之后去除光刻胶层；重复上述的方法至每一个器件区完成轻掺杂源漏的离子注入。本发明的方法改善了MOS器件电性失配的问题，提高了器件良率。

公开(公告)号：CN119947112A

公开(公告)日：2025-05-06

申请号：CN202510039649.2

申请日：2025-01-09

Applicant: 上海华力集成电路制造有限公司

Inventor： 翟海涛 ,  赵鹏 ,  齐瑞生 ,  张超斐 ,  何伟

IPC: H10B43/30 ,  H10D30/01 ,  H10D30/69

Abstract: 本申请涉及半导体集成电路制造技术领域，具体涉及一种闪存器件的制造方法。该闪存器件的制造方法包括以下步骤：提供半导体衬底层；在半导体衬底层上沉积第一栅氧化层；在第一栅氧化层上沉积制作形成ONO层，ONO层包括由下至上依次层叠的底层氧化层、中间氮化物层和顶层氧化层；以中间氮化物层为刻蚀停止层，对ONO层进行干法刻蚀，至少去除ONO层中的顶层氧化层；通过湿法刻蚀去除中间氮化物层；涂覆氢氟酸，去除由于湿法刻蚀侧掏剩余ONO层使得顶层氧化层形成的侧向凸出部；在剩余第一栅氧化层和顶层氧化层上生长形成补偿氧化层；沉积形成HK介质层；制作栅多晶硅层并刻蚀所述HK介质层。

公开(公告)号：CN118073193A

公开(公告)日：2024-05-24

申请号：CN202410224502.6

申请日：2024-02-28

Applicant: 上海华力集成电路制造有限公司

Inventor： 翟海涛 ,  蔡彬 ,  赵鹏 ,  齐瑞生

IPC: H01L21/311 ,  H01L29/423 ,  H10B43/35

Abstract: 本发明提供一种改善嵌入式SONOS闪存选择管漏电的方法，提供衬底，在衬底上形成有浅沟槽隔离以定义出选择管、存储管的有源区；在有源区上形成选择管、存储管的掺杂阱；在选择管、存储管的有源区上形成第一目标厚度的栅氧化层；利用光刻、刻蚀减薄选择管上的栅氧化层至第二目标厚度，之后在选择管、存储管的栅氧化层上形成ONO层结构，之后在ONO层结构上形成选择管、存储管的栅极结构，使得选择管的漏电流不高于目标值。本发明通过减薄选择管栅中氧化层的厚度，进而降低了等效氧化层厚度，提高了选择管栅极的控制能力，能够改善选择管漏电。

公开(公告)号：CN116598197A

公开(公告)日：2023-08-15

申请号：CN202310747039.9

申请日：2023-06-21

Applicant: 上海华力集成电路制造有限公司

Inventor： 翟海涛 ,  赵鹏 ,  齐瑞生 ,  黄冠群

IPC: H01L21/28 ,  H10B41/30 ,  H10B43/30

Abstract: 本申请提供一种嵌入式闪存栅氧化层工艺集成方法，包括：步骤S1，提供一衬底，对衬底进行预清洗处理；步骤S2，在衬底上一步同时形成位于I/O器件区的第一栅氧化层和位于核心器件区的第二栅氧化层，以实现I/O器件区的宽电压应用；步骤S3，在厚度相同的第一栅氧化层和第二栅氧化层上形成栅极材料层，然后在衬底上形成位于I/O器件区的第一栅极和位于核心器件区的第二栅极。相比现有的嵌入式闪存栅氧化层标准工艺，本申请提供的嵌入式闪存栅氧化层工艺集成方法节省一道反应前清洗、一道栅氧化层生长以及栅氧化层薄膜量测等工艺，可以实现嵌入式闪存产品栅氧化层生长及薄膜量测机台产能提高，达到降本增效的目的。

公开(公告)号：CN116156895A

公开(公告)日：2023-05-23

申请号：CN202310166733.1

申请日：2023-02-24

Applicant: 上海华力集成电路制造有限公司

Inventor： 翟海涛 ,  蔡彬 ,  黄冠群

IPC: H10B43/30 ,  H10B43/00 ,  H01L29/423 ,  H01L21/28

Abstract: 本申请提供一种嵌入式SONOS闪存选择栅结构的栅氧化层的形成方法，包括：步骤S1，提供一衬底，在衬底上形成氧化层；步骤S2，在氧化层上形成具有选择栅结构区域图案的掩膜层后，对衬底实施离子注入；步骤S3，去除露出的氧化层；步骤S4，去除掩膜层后，形成选择栅结构区域的栅氧化层。采用原位水汽生长工艺形成选择栅结构区域的栅氧化层，实现了选择栅结构区域的栅氧化层的独立制备，提高了选择栅控制漏电的能力，降低了漏电和功耗。