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公开(公告)号：CN118973261A
公开(公告)日：2024-11-15
申请号：CN202411018083.7
申请日：2024-07-26
Applicant: 上海华力集成电路制造有限公司
Abstract: 本发明提供一种SONOS存储器及其形成方法，SONOS存储器包括：半导体衬底及浅沟槽隔离结构，所述半导体衬底包括SONOS存储区、选择区及逻辑区；所述浅沟槽隔离结构形成于所述半导体衬底的各区内以隔离出有源区，且对于形成于所述SONOS存储区及所述选择区的浅沟槽隔离结构，至少所示SONOS存储区的所述浅沟槽隔离结构的表面高度低于所述半导体衬底的表面高度。通过本发明解决了现有的因器件微缩导致阈值电压降低及选择栅沟道漏电较大的问题。
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公开(公告)号：CN119495570A
公开(公告)日：2025-02-21
申请号：CN202311027398.3
申请日：2023-08-15
Applicant: 上海华力集成电路制造有限公司
IPC: H01L21/48
Abstract: 本发明公开了一种半导体芯片铝焊盘的制造方法，在半导体基底上表面为生长完成的顶金属层；在顶金属层上沉积从下到上为SiN‑OX‑SiN‑OX四层结构的钝化层；去除连接孔区域的钝化层，保留连接孔区域之外的钝化层；进行铝焊盘层工艺；光刻刻蚀，去除不需要铝的区域的铝，保留连接孔区域处的铝；完成铝焊盘的制备。本发明的半导体芯片铝焊盘的制造方法，在保证铝焊盘功能性的前提下，既可以从源头上解决Al焊盘结晶的隐患，又可以节省一张掩膜版和一层显影层，成本低，工艺稳定。
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公开(公告)号：CN119049966A
公开(公告)日：2024-11-29
申请号：CN202411103571.8
申请日：2024-08-12
Applicant: 上海华力集成电路制造有限公司
IPC: H01L21/311 , H10B80/00
Abstract: 本发明提供一种SONOS存储器选择管侧墙自对准刻蚀的工艺方法，包括：步骤1)提供一半导体结构，包括半导体衬底及存储管结构；步骤2)于存储管结构的侧壁形成侧墙，并于半导体衬底的表面形成栅氧化层；步骤3)于通过步骤2)形成的半导体结构的表面沉积多晶硅层及第一硬掩模层；步骤4)采用自对准刻蚀工艺刻蚀第一硬掩模层及多晶硅层直至靠近侧部第一硬掩模层的多晶硅层与侧部第一硬掩模层之间形成凹槽；步骤5)于通过步骤4)形成的半导体结构的表面形成第二硬掩模层；步骤6)采用自对准刻蚀工艺刻蚀第二硬掩模层及多晶硅层以形成选择管结构。通过本发明形成表面平整的选择管结构，解决了现有的存储管与选择管之间的间隔较大的问题。
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公开(公告)号：CN119947111A
公开(公告)日：2025-05-06
申请号：CN202510039615.3
申请日：2025-01-09
Applicant: 上海华力集成电路制造有限公司
Abstract: 本申请提供一种SONOS存储器件的制备方法，在制备方法中，在对控制栅区域的离子注入工艺之后的半导体结构执行湿法清洗工艺的前后，获取浅沟槽隔离结构的厚度前值、后值以及厚度差值，随后在形成ONO膜层之前，根据STI的厚度差值，执行预清洗工艺，以去除第二厚度的STI，以使STI的最终厚度等于其深度预设值。在预清洗工艺中，基于湿法清洗工艺中STI的刻蚀量，动态调整预清洗工艺中STI的刻蚀量，若刻蚀的第一厚度过少，则预清洗工艺增加刻蚀；若刻蚀的第一厚度刻蚀过多，则预清洗工艺减少刻蚀，保证STI最终深度等于深度预设值，避免了STI过高或过矮的问题，解决了晶圆面内发生线条状图形缺陷导致器件失效的问题。
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公开(公告)号：CN119233639A
公开(公告)日：2024-12-31
申请号：CN202411622738.1
申请日：2024-11-13
Applicant: 上海华力集成电路制造有限公司
IPC: H10B41/35
Abstract: 本发明公开了一种SONOS存储器的制造方法，包括步骤：在半导体衬底上形成控制栅结构，控制栅结构的顶部表面上形成有硬质掩膜层。在控制栅结构的侧面形成第一侧墙。依次形成选择栅介质层和沉积选择栅导电材料层。对选择栅导电材料层进行无阻挡刻蚀。去除控制栅结构的第一侧面处保留的选择栅导电材料层，由保留在控制栅结构的第二侧面处的选择栅导电材料层和底部的选择栅介质层叠加形成选择栅结构。进行源漏注入形成源区和漏区，源区和选择栅结构的第二侧面自对准，漏区和控制栅结构的第一侧面处的第一侧墙的侧面自对准。本发明能降低器件的GIDL漏电，且工艺制造流程简单易控从而能达到提高产能和降低成本，还能使器件的尺寸进一步微缩。
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Patent Agency Ranking
公开(公告)号：CN117042459A
公开(公告)日：2023-11-10
申请号：CN202311006556.7
申请日：2023-08-10
Applicant: 上海华力集成电路制造有限公司
IPC: H10B43/30 , H10B41/30 , H01L21/265
Abstract: 本发明提供一种改善SONOS器件GIDL效应的方法，方法包括：步骤一)提供一SONOS器件存储区的半导体结构，包括半导体衬底、形成于半导体衬底内的第一阱区及第二阱区、形成于第一阱区表面的第一栅极结构及形成于第二阱区表面的第二栅极结构；步骤二)于第一栅极结构的两侧及第二栅极结构的两侧进行第一离子注入工艺以于半导体衬底的表层形成无定型层；步骤三)进行第二离子注入工艺以于无定型层内注入碳离子，并形成碳离子注入区；步骤四)于碳离子注入区内进行第三离子注入工艺以形成源区及漏区。通过本发明解决了现有的在改善GIDL效应时无法使得SONOS器件电流性能得到保证的问题。
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公开(公告)号：CN116940119A
公开(公告)日：2023-10-24
申请号：CN202310891144.X
申请日：2023-07-19
Applicant: 上海华力集成电路制造有限公司
IPC: H10B43/30 , H01L21/266 , H01L21/265 , H01L21/336 , H01L29/792
Abstract: 本发明公开了一种SONOS器件的制造方法，包括：步骤一、提供半导体衬底，完成P型源漏注入工艺环之前的工艺且在P型源漏注入工艺环之前的工艺中取消IOPLDD工艺环，IOPLDD为输入输出P型轻掺杂漏。步骤二、进行P型源漏注入工艺环，包括：步骤21、形成掩膜层并进行图形化。步骤22、采用掩膜层为掩膜进行IOPLDD注入形成IOPLDD区。步骤23、采用掩膜层为掩膜进行P型源漏注入形成P型源漏区，IOPLDD区的结深大于P型源漏区的结深。本发明能降低工艺成本以及缩短生产周期。
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公开(公告)号：CN114843172A
公开(公告)日：2022-08-02
申请号：CN202210459500.6
申请日：2022-04-27
Applicant: 上海华力集成电路制造有限公司
IPC: H01L21/02 , H01L21/311 , H01L27/11568 , H01L27/11573 , G03F7/42 , G03F7/09
Abstract: 本发明提供一种SONOS存储器ONO光刻返工工艺集成方法，包括：提供待返工的晶圆，晶圆包括半导体基底、氧化层和氮化硅层及待剥离光刻胶层；采用干法工艺将大部分光刻胶层去除，再用湿法工艺将剩余的光刻胶层去除；二次形成光刻胶层，刻蚀去除选择栅区域以及外围逻辑区域的氮化硅层；采用湿法刻蚀工艺去除选择栅区域以及外围逻辑区域的氧化层，采用的化学溶液刻蚀量小于基准刻蚀量；去除二次形成的光刻胶层，进行预清洗，采用的化学溶液的清洗量大于基准清洗量；生长栅氧化层和阻挡氧化层。本发明通过调整湿法刻蚀工艺刻蚀量和栅氧化层预清洗量降低返工晶圆在湿法刻蚀过程中因化学溶液侧钻导致膜层损伤，保证可靠性。该返工工艺稳定可控，适合批量生产。
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公开(公告)号：CN119603967A
公开(公告)日：2025-03-11
申请号：CN202411622737.7
申请日：2024-11-13
Applicant: 上海华力集成电路制造有限公司
IPC: H10B41/35
Abstract: 本发明公开了一种1.5T SONOS存储器的制造方法，包括：在底层结构上沉积选择栅材料层。形成硬质掩膜层。进行自对准刻蚀在控制栅结构的侧面形成选择栅，包括分步骤：进行无选择性的第一次BT刻蚀，将表面的硬质掩膜层去除并侧面形成侧墙保护结构。进行对选择栅材料层进行选择性刻蚀的第一次SL刻蚀，使暴露的选择栅材料层的顶部表面降低并增加选择栅材料层的顶部表面的平坦性。进行无选择性的第二次BT刻蚀，将选择栅材料层平坦的顶部表面下推并去除侧墙保护结构。进行对选择栅材料层进行选择性刻蚀的第二次SL刻蚀以形成选择栅并调节选择栅的高度和形貌。本发明能提升侧墙工艺形成的选择栅的侧面垂直度和尺寸的均一性，能提高工艺窗口，减少器件的尺寸。
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公开(公告)号：CN119233641A
公开(公告)日：2024-12-31
申请号：CN202411622753.6
申请日：2024-11-13
Applicant: 上海华力集成电路制造有限公司
IPC: H10B41/35
Abstract: 本申请涉及半导体集成电路制造技术领域，具体涉及一种存储器结构及其制造方法。该方法包括以下步骤：提供半导体基底，半导体基底上形成存储区堆叠结构，相邻两个存储区堆叠结构之间形成间隔区；制作覆盖在存储区堆叠结构侧壁上的栅间隔离层和覆盖在半导体基底上的选择栅氧化层；在选择栅氧化层上制作形成选择栅多晶硅，选择栅多晶硅位于远离间隔区的存储区堆叠结构的一侧；沉积形成第一层间介质层，存储区堆叠结构和选择栅多晶硅位于第一层间介质层中；刻蚀去除存储区堆叠结构中的控制栅多晶硅形成容置腔；向容置腔中填充金属形成金属栅；沉积形成第二层间介质层，第二层间介质层覆盖金属栅和第一层间介质层。
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