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公开(公告)号：CN118939103A
公开(公告)日：2024-11-12
申请号：CN202410891649.0
申请日：2024-07-04
Applicant: 中国科学院上海微系统与信息技术研究所 , 张江国家实验室
IPC: G06F1/3287 , G06F9/4401 , G06F15/78 , G11C16/04 , G11C16/06
Abstract: 本发明提供了一种实现模拟存算一体SRAM低功耗工作的电路，包括：SRAM存储单元；动态模拟乘积累加运算单元，与SRAM存储单元存储数位的端口连接，并包括特征数据输入端口和运算使能信号输入端口；特征数据输入端口用于接收来自外部输入或前级处理的二值化特征数据；运算使能信号输入端口控制该单动态比特乘法运算是否执行的动态信号接口；动态模拟乘积累加运算单元被配置为在存储模式下关闭，在计算模式下将二值化特征数据与从SRAM存储单元中获得的存储数位做乘法运算并将结果输出。本发明通过一种采用单元内电流隔离机制的存算一体11T SRAM单元和SRAM阵列的可编程区块休眠策略，实现低功耗的模拟存算一体SRAM。本发明设计一个存算一体SRAM单元，用于降低存算一体SRAM进行存内计算工作时的功耗，并实现可编程的SRAM区块休眠，达到更高的能效比，进而提高芯片效率。
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公开(公告)号：CN112819148B
公开(公告)日：2024-08-06
申请号：CN202011638759.4
申请日：2020-12-31
Applicant: 中国科学院上海微系统与信息技术研究所 , 上海华力微电子有限公司
Abstract: 本发明提供了一种基于浮栅晶体管的脉冲神经元网络，包括多节点输入单元和脉冲产生单元：所述多节点输入单元包括一多输入端浮栅晶体管，多输入端浮栅晶体管的多个栅极输入端分别连接外部的多个仿生传感器输入信号，源极接地，漏极接脉冲产生单元的正极；脉冲产生单元包括一Mott忆阻器，Mott忆阻器的负极连接工作电压，正极连接晶体管的漏极，并作为所述脉冲神经元网络的脉冲输出端。本发明给出了一种全新的电子传入神经元实现架构。该架构面向硬件神经形态脉冲神经网络的应用，实现了模拟信号到脉冲信号的转换，具有结构简单、功能多、功耗低等优点，更加适应于脉冲神经网络。
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公开(公告)号：CN118412023A
公开(公告)日：2024-07-30
申请号：CN202410669749.9
申请日：2024-05-27
Applicant: 中国科学院上海微系统与信息技术研究所 , 上海华力集成电路制造有限公司
IPC: G11C11/412 , G11C11/419 , G11C7/18 , G11C7/12 , G11C7/10 , G11C5/06
Abstract: 本发明公开了一种存算一体单元结构，包括：SRAM存储单元和功能切换单元。功能切换单元包括：连接在两位线之间的第一和第二存储数据控制管，串联中间节点和第二行信号线之间的行和列信号控制管，4个控制管的栅极连接分别连接第一和第二存储节点以及第一行信号线和列信号线。行和列信号控制管截止时为存储器配置状态。多布尔逻辑运算器配置状态在预充放状态下，行信号控制管截止，列信号控制管导通，第一和第二位线的电平相同且和第二行信号线的电平相反；在运算状态下，进行运算的两行单元的行信号控制管导通，两条位线上分别输出两行存储信号的第一和第二逻辑运算结果。本发明能实现存储、多布尔逻辑运算，还能实现CAM搜索功能。
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公开(公告)号：CN112836812A
公开(公告)日：2021-05-25
申请号：CN202011638469.X
申请日：2020-12-31
Applicant: 中国科学院上海微系统与信息技术研究所 , 上海华力微电子有限公司
IPC: G06N3/063 , H01L29/788
Abstract: 本发明提供了一种基于浮栅晶体管的神经元网络，包括多节点输入单元：所述多节点输入单元包括一多输入端浮栅晶体管，多输入端浮栅晶体管的多个栅极输入端分别连接外部的多个仿生传感器输入信号，源极接地，漏极作为所述神经元网络的输出端。本发明给出了一种全新的电子传入神经元实现架构。该架构面向硬件神经形态神经网络的应用，实现了模拟信号到神经元信号的转换，具有结构简单、功能多、功耗低等优点，更加适应于神经元网络。
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公开(公告)号：CN118571283A
公开(公告)日：2024-08-30
申请号：CN202410669678.2
申请日：2024-05-27
Applicant: 中国科学院上海微系统与信息技术研究所 , 上海华力集成电路制造有限公司
IPC: G11C11/412 , G11C11/419 , G11C7/18 , G11C7/12 , G11C7/10 , G11C5/06
Abstract: 本发明公开了一种存算一体单元结构，SRAM存储单元包括由两个CMOS反相器连接形成的存储单元主体电路和单端写入电路，单端写入电路的第一传输管和一个存储节点连接。功能切换单元包括连接在两根读位线之间的两个存储数据控制管，存储数据控制管之间的中间节点和操作信号线之间连接操作信号控制管，两个存储数据控制管的栅极分别连接两个存储节点，操作信号控制管的栅极连接读字线。在存储器配置状态的单端写入状态下，第一传输管导通，写位线上数据写入；在双端读取状态下，操作信号控制管导通，存储节点所存储信息控制两个读位线和操作信号线之间的导通关系并实现读取。本发明能实现单端写入双端读取的存储模式，还能实现多布尔逻辑运算和CAM搜索。
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Patent Agency Ranking
公开(公告)号：CN118444550A
公开(公告)日：2024-08-06
申请号：CN202410669160.9
申请日：2024-05-28
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明提供了一种基于脉冲频率调制技术且能够自补偿的时间‑数字转换电路，包括：脉冲频率调制单元，所述脉冲频率调制单元包含电压复位结构、电容充电结构、电容放电结构、反相器链构成的简易比较器；多位脉冲计数器，所述多位脉冲计数器由多个T触发器组成；数据锁存结构，所述数据锁存结构的控制端连接至外部一数据使能信号。本发明基于频率脉冲调制技术，提供一种以时域为中间媒介实现模拟电流信号‑数字电压信号转换且能够自补偿的时间‑数字转换电路，具有低面积开销以及转换速率快的优势。
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公开(公告)号：CN118412022A
公开(公告)日：2024-07-30
申请号：CN202410668468.1
申请日：2024-05-27
Applicant: 中国科学院上海微系统与信息技术研究所 , 上海华力集成电路制造有限公司
IPC: G11C11/412 , G11C11/419 , G11C7/18 , G11C7/12 , G11C7/10 , G11C5/06
Abstract: 本发明公开了一种存算一体单元结构，包括：SRAM存储单元和乘法计算单元。乘法计算单元的两读取位线和中间节点之间分别连接有第一和第二以及第三和第四解耦晶体管。中间节点还连接使能信号线并连接第一使能信号。第一和第三解耦晶体管的沟道导电类型相反且栅极分别连接第一和第二存储节点。第二和第四的解耦晶体管的栅极作为两个输入端。在乘法计算模式状态下：权重信号取存储信号中的一个。第一和第二解耦晶体管都导通时，使能信号线与第一读取位线导通并具有第一端计算电流，第三和第四解耦晶体管导通时，使能信号线与第二读取位线导通并具有第二端计算电流，由第一和第二端计算电流得到输入信号和权重信号的乘法值。本发明能实现多比特乘法运算。
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公开(公告)号：CN112837731A
公开(公告)日：2021-05-25
申请号：CN202011636261.4
申请日：2020-12-31
Applicant: 中国科学院上海微系统与信息技术研究所 , 上海华力微电子有限公司
IPC: G11C11/412 , G11C11/417 , H01L27/11
Abstract: 本发明提供了一种存算复用的静态存储单元，输入信号配置可以选自于存储器配置和比较器配置中的任意一种。通过复用一部分晶体管，通过更小的电路面积做到了比较器和存储器的存算复用，提高了存算一体系统的数据处理能力。
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公开(公告)号：CN113642706B
公开(公告)日：2024-12-27
申请号：CN202110913994.6
申请日：2021-08-10
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明提供了一种神经元网络单元，包括静态随机存储单元、正向读出隔离支路、以及反向读出隔离支路；所述静态随机存储单元包括电学串联的第一传输晶体管和第二传输晶体管，以及并联在第一和第二传输晶体管之间的两个对置互锁的第一和第二反相器，所述正向读出隔离支路连接至第一传输晶体管与两个对置互锁的反相器之间，用于根据静态随机存储单元存储的控制信号，将一外部输入的数字电压转化为模拟电流输出；所述反向读出隔离支路连接至第二传输晶体管与两个对置互锁的反相器之间，用于根据静态随机存储单元存储的控制信号，将一外部输入的数字电压转化为模拟电流输出。
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公开(公告)号：CN119149111A
公开(公告)日：2024-12-17
申请号：CN202411063806.5
申请日：2024-08-05
Applicant: 中国科学院上海微系统与信息技术研究所 , 张江国家实验室
Abstract: 本发明提供了一种采用存算一体仲裁器实现支持存算一体缓存的RISC‑VCPU架构，包括顺序流水线处理器、存算一体数据缓存、指令缓存、存算一体仲裁器。本发明通过采用传统顺序流水结构的顺序流水线处理器，并设计存算一体仲裁器，配合指令缓存以及存算一体数据缓存对顺序流水线处理器进行优化，合并能够合并的指令，从而提高流水线处理效率，并降低能耗，从而实现更加高性能低功耗的RISC‑V CPU。
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